JP5558243B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体集積回路に用いられる高性能で低コストのバイポーラトランジスタ及びその製造方法に関するものである。
近年、半導体集積回路の高集積化、高機能化に伴い、アナログ信号処理回路（アナログ回路）とデジタル信号処理回路（デジタル回路）とを集積化したアナログ・デジタル混載集積回路の高性能化が非常に重要になっている。
デジタル回路に対しては、ＭＯＳトランジスタを含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補性金属酸化膜半導体）を使用して、大規模化と低消費電力化を図ることが通常の設計方法である。従って、アナログ回路に対しても、ＭＯＳトランジスタを使用する場合が増加している。
しかしながら、ＭＯＳトランジスタは、バイポーラトランジスタに対して、ｇｍ（相互コンダクタンス）が低いという欠点がある。そのため、ＭＯＳトランジスタを用いたアナログ回路は、バイポーラトランジスタを用いた場合と比べて、アナログ回路のゲイン（信号の増幅率）が低下してしまい、バイポーラトランジスタを用いた場合と同じゲインを得ようとすると、回路電流が増加してしまう。
また、ＭＯＳトランジスタを用いた場合、ソース−ドレイン間に流れる電流は、半導体基板表面を流れるため、半導体基板の表面に存在する結晶格子欠陥の影響を受けやすくなる。従って、この場合、フリッカノイズ特性（１／ｆノイズ特性とも表現する）が、バイポーラトランジスタを用いた場合と比べて劣化する。
さらに、アナログ回路で重要となるミスマッチ特性（ペアトランジスタの閾値電圧の差）を比較すると、ＭＯＳトランジスタの特性はバイポーラトランジスタの特性よりも劣っている。ＭＯＳトランジスタの場合、ペアトランジスタの閾値電圧の差（以下、ΔＶｔｈ）は、ゲート電極の寸法バラツキ、ゲート絶縁膜の膜厚バラツキ、ウエル表面濃度のバラツキ、ゲートポリシリコン電極の不純物濃度のバラツキというように多くの因子の影響を受ける。それに対して、バイポーラトランジスタの場合、ペアトランジスタの閾値電圧の差（以下、ΔＶｂｅ）は、エミッタ−ベース間の接合面積のバラツキ、エミッタ−ベース間の不純物濃度のバラツキによって決まるため、ΔＶｔｈよりもΔＶｂｅの方が小さくなる。
以上のことより、アナログ回路の高性能化（低消費電力化、低ノイズ化、低バラツキ化等）を図るためには、ＭＯＳトランジスタを用いるよりもバイポーラトランジスタを用いる方が有利となることが分かる。
しかし、上述のとおり、デジタル回路にはＣＭＯＳが用いられており、これにバイポーラトランジスタも搭載しようとすると、ＣＭＯＳプロセスに加えてバイポーラトランジスタプロセスが必要になり、プロセスステップ数の増加によってコストがアップしたり、バイポーラトランジスタ形成のための熱処理や加工プロセスの追加によってＭＯＳトランジスタの特性が劣化したりするという問題がある。さらに、バイポーラトランジスタの方がＭＯＳトランジスタよりも面積が大きいことから、チップ面積増加によるコストアップという問題がある。
従来、バイポーラトランジスタの面積を縮小する方法として、素子分離領域に溝を形成することで隣接する素子間の分離領域の面積を大きく低減する技術（以下、溝分離構造）が提案されている。この溝分離構造の技術に関して、特許文献１には、溝分離構造のトランジスタに関する添加物注入方法が開示されている。この方法によれば、素子分離領域の面積を低減するとともに、隣接する素子間の電気的な分離を良好なものとすることができる。以下、図６を参照しながら、特許文献１に開示された溝分離構造のトランジスタに関する添加物注入方法について説明する。図６は、特許文献１に開示された溝分離構造のトランジスタに関する添加物注入方法における工程断面図である。
まず、図６（ａ）に示すように、ｐ型基板２０１の表面全体を酸化して二酸化シリコン層２０２を形成し、二酸化シリコン層２０２の上に、シリコン窒化物層２０３と二酸化シリコン層２０４とを順次堆積する。ここで、二酸化シリコン層２０４は、テトラ・エチル・オルトシリケートを分解することにより形成される膜（以下、「ＴＥＯＳ」と記載する）である。
次に、図６（ｂ）に示すように、二酸化シリコン層２０２、シリコン窒化物層２０３及び二酸化シリコン層２０４に対してエッチングを施すことにより、垂直な側壁２１１と水平な底面２１２とで構成される窓２１０（幅１μｍ程度）を形成する。
次に、図６（ｃ）に示すように、ｐ形添加物としてホウ素を用い、窓２１０からｐ型基板２０１に対してホウ素のイオン注人を行う。ホウ素のイオン注入は２回連続して行われ、１回目のイオン注入は、図中Ａで示されるように、約１５０ｎｍの深さに達するように行い、２回目のイオン注入は、図中Ｂで示されるように、約４００ｎｍの深さに達するように行う。その後、分離溝の側壁に沿って十分なドーパント濃度が得られるように、所望の熱処理を行う。
次に、図６（ｄ）に示すように、窓２１０の開口をＴＥＯＳ層２０５によって被覆する。その後、ＴＥＯＳ層２０５のうち窓２１０の側壁２１１上に堆積したＴＥＯＳ層２０５の部分だけが残るように、ＴＥＯＣ層２０５に対して異方性ドライエッチングを行う。これにより、図６（ｅ）に示すように、ＴＥＯＳ縁部２０５ａが形成され、窓２１０の幅が減少する。このとき、側壁２１１は、狭くなった窓２１０の端部から距離ｙの所に配置されている。言いかえると、窓２１０の幅は量２ｙだけ狭くなっている。ここで、値ｙはＴＥＯＳ層２０５の厚さに依存する。仮に、ＴＥＯＳ縁部２０５ａが存在しない場合、分離溝は、図６（ｅ）の垂直線２２１及び２２２で示される範囲に形成されるが、ＴＥＯＳ縁部２０５ａが形成されることにより分離溝は狭く形成され、分離溝の側壁が垂直線２２３及び２２４に沿って配置されるようになる。従って、窓２１０を狭くするようにしてＴＥＯＳ縁部２０５ａを形成することにより、より高濃度のホウ素を分離溝の側壁中に注入することができる。すなわち、ＴＥＯＳの堆積量（縁部２０５ａの大きさ）が、側壁中におけるドーパント濃度を制御することになる。
次に、図６（ｆ）に示すように、異方性ドライエッチングプロセスにより約６００ｎｍの深さまでｐ型基板２０１をエッチングすることにより、側壁２３１と底部２３２で構成される分離溝２３０を形成する。そして、異方性ドライエッチングに続き、緩衝フッ化水素酸によるエッチングにより、ＴＥＯＳ縁部２０５ａとともに、ＴＥＯＳ層２０４を完全にエッチング除去する。この時、分離溝２３０の側壁部分には、ｐ+形領域２４１、２４２が形成されている。
次に、図６（ｇ）に示すように、分離溝２３０の表面を酸化して、分離溝２３０の表面周辺に、約１００ｎｍの薄い二酸化シリコン層２５０を形成する。その後、分離溝２３０の底部におけるホウ素濃度を増加させて当該領域中の反転層の形成を防止するために、再びホウ素のイオン注入を行う。
次に、図６（ｈ）に示すように、分離溝２３０を埋めるようにして、絶縁材料２６０をウエハ表面全体に均一に堆積する。これにより、分離溝２３０を埋めるだけではなく、平坦な表面を形成する。
次に、図６（ｉ）に示すように、シリコン窒化物層２０３が露出するまで異方性ドライエッチングを行った後に、熱リン酸によってシリコン窒化物層２０３のエッチング除去を行い、最終的に平坦化された構造を得る。
以上に示した工程により、分離溝２３０における側壁２３１と底部２３２とのそれぞれにおいて、ｐ+形領域（図中斜線領域）が形成されることとなる。これにより、ｐ型基板２０１中に存在するホウ素のドーパント濃度を、分離溝２３０内の二酸化シリコン膜２５０中への偏析を打ち消すための十分な濃度とすることができるため、分離溝２３０の周囲におけるｐ型領域がｎ型反転することを防止することができる。従って、分離溝２３０の両側に隣接した二つのｎ形領域間の導電路を除去することができるので、隣接した素子の優れた分離を実現することができる。
特開昭６１−１３３６２３号公報
前述のとおり、アナログ・デジタル混載集積回路において、アナログ回路にバイポーラトランジスタを用いる場合は、プロセスの追加ステップ数の増加が少なく、また、バイポーラトランジスタのトランジスタ面積が小さいことが求められる。
半導体基板上に、縦方向にエミッタ、ベース及びコレクタが形成された構造の縦型ＮＰＮバイポーラトランジスタにおいて、プロセス数を少なくできる方法として、コレクタ領域における高濃度ｎ型埋め込み層とｎ型エピタキシャル層の部分とを半導体基板表面からのイオン注入によって形成する方法が提案されている。
しかし、コレクタ領域に高濃度ｎ型埋め込み層がないバイポーラトランジスタにおいて、トランジスタ面積を縮小するために溝分離構造を適用した場合、以下のような課題が発生する。この課題について、図７Ａ及び図７Ｂを用いて説明する。
図７Ａは、コレクタ領域に高濃度ｎ型埋め込み層がなく、溝分離構造をもつバイポーラトランジスタにおける溝分離構造周辺の断面図であり、図７Ｂは、図７Ａの等価回路図である。
図７Ａに示すように、ｐ型半導体基板３１０上に、深い溝形状のディープトレンチ３１１が形成されている。ディープトレンチ３１１の底部には、ｐ型チャネルストッパ層３３０が形成されており、ディープトレンチ３１１の内側壁にはトレンチ側壁ＳｉＯ2膜３４１が形成されている。また、ディープトレンチ３１１の内部には、トレンチ内部ポリシリコン膜３４２が形成されている。ディープトレンチ３１１の表面には、浅い溝形状のシャロートレンチ３１２が形成されている。さらに、ディープトレンチ３１１で囲まれた領域の内部には、第１のｎ型コレクタ拡散層３２１が形成されており、ディープトレンチ３１１で囲まれた領域の外部には、第２のｎ型コレクタ拡散層３２２が形成されている。
また、第１のｎ型コレクタ拡散層３２１の上側であって、ｐ型半導体基板３１０の表面側には、ｐ型ベース拡散層３６１が形成されており、ｐ型ベース拡散層３６１内における電極とコンタクトをとる部分には、高濃度のｐ型外部ベース拡散層３６２が形成されている。一方、第２のｎ型コレクタ拡散層３２２内におけるコレクタ端子とコンタクトをとる部分には、ｎ型外部コレクタ拡散層３２３が形成されている。
なお、ｐ型外部ベース拡散層３６２、ｎ型外部コレクタ高濃度拡散層３２３及びｐ型半導体基板３１０に電圧を印加する端子を、それぞれ、ベース端子（ＶＢ）３７１、コレクタ端子（ＶＣ２）３７２、基板端子（ＶＳＵＢ）３７３とした場合、図７Ａに示すディープトレンチ３１１、第１のｎ型コレクタ拡散層３２１、第２のｎ型コレクタ拡散層３２２及びｐ型ベース拡散層３６１の等価回路図は、図７Ｂに示すような構成となる。
図７Ｂに示すように、ディープトレンチ３１１内部のトレンチ内部ポリシリコン膜３４２をゲートとし、トレンチ側壁ＳｉＯ2膜３４１をゲート酸化膜とし、ｐ型ベース拡散層３６１をソースとし、ｐ型半導体基板３１０をドレインとし、第１のｎ型コレクタ拡散層３２１をウエルとした寄生ＰｃｈＭＯＳトランジスタが、ディープトレンチ３１１の側壁に沿って形成されることになる。
また、ディープトレンチ内部のトレンチ内部ポリシリコン膜３４２の電位は、第２のｎ型コレクタ拡散層３２２の電位（ＶＣ２）によって変動する。
この構造の場合、第１のｎ型コレクタ領域３２１の不純物濃度は、コレクタ領域の高濃度ｎ型埋め込み層がある場合に比べて３桁から４桁低くなるため、第１のｎ型コレクタ拡散層３２１の電位よりもディープトレンチ３１１内部のトレンチ内部ポリシリコン膜３４２の電位が低くなった場合には、第１のｎ型コレクタ拡散層３２１におけるトレンチ側壁ＳｉＯ2膜３４１に接する部分には、図７Ａに示すようなｐ型の反転領域３９０が形成される。これにより、ｐ型ベース拡散層３６１とｐ型半導体基板３１０との間にリーク電流が流れやすくなり、バイポーラトランジスタのベース−半導体基板間の耐圧が低下するという課題がある。
本発明は、上記課題を解決するためになされたものであり、トランジスタ面積を縮小化した場合でも、リーク電流を低減することができる半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明に係る半導体装置の一態様は、第１の導電型の半導体基板と、前記半導体基板に形成され、前記第１の導電型とは逆の導電型である第２の導電型の不純物がドープされた第１の拡散層と、前記第１の拡散層を囲むように前記半導体基板に形成された、素子分離領域を構成する溝と、前記溝の下方に形成され、前記第１の導電型の不純物がドープされた第２の拡散層と、前記溝の側壁と前記第１の拡散層との間に形成され、前記第２の導電型の不純物がドープされた第３の拡散層と、を有するものである。
このように、溝の下方に第１の導電型の第２の拡散層が形成され、溝の側壁と第１の拡散層との間に第２の導電型の第３の拡散層が形成されている。これにより、溝の下方と側壁とにおいて異なる導電型の拡散層を形成することができるので、溝の側壁部分にそって反転層が生じることを防止できるので、リーク電流の発生を抑制することができる。
さらに、本発明に係る半導体装置の一態様において、前記第３の拡散層の不純物濃度は、前記第１の拡散層の不純物濃度よりも高いことが好ましい。
さらに、本発明に係る半導体装置の一態様において、前記第３の拡散層は、前記溝の側部のみに形成されることが好ましい。
さらに、本発明に係る半導体装置の一態様において、前記第３の拡散層は、前記溝の側壁において、前記半導体基板と前記第１の拡散層との境界部分から上の位置に形成されることが好ましい。
さらに、本発明に係る半導体装置の一態様において、前記第３の拡散層は、前記溝の側部から斜め下方に向かって形成されることが好ましい。
さらに、本発明に係る半導体装置の一態様において、前記第１の拡散層がコレクタ領域であることが好ましい。
さらに、本発明に係る半導体装置の一態様において、前記第１の導電型がｐ型であり、前記第２の導電型がｎ型であり、前記第１の拡散層の上に形成されたｐ型ベース領域を有し、前記半導体装置は、縦型ＮＰＮバイポーラトランジスタであることが好ましい。
また、本発明に係る半導体装置の製造方法の一態様は、第１の導電型の半導体基板に、前記第１の導電型とは逆の導電型である第２の導電型の不純物をドープして第１の拡散層を形成する工程と、前記第１の拡散層を囲むように、素子分離領域を構成する溝を前記半導体基板に形成する工程と、前記溝の下方領域に前記第１の導電型の不純物をドープして第２の拡散層を形成する工程と、前記溝の側壁から前記第２の導電型の不純物をドープして第３の拡散層を形成する工程と、を含むものである。
これにより、溝の下方と側壁とで導電型の異なる拡散層を少ない製造プロセスによって形成することができる。
さらに、本発明に係る半導体装置の製造方法の一態様において、前記第３の拡散層を形成する工程における不純物のドープは、イオン注入によって行い、前記イオン注入は、前記半導体基板の主面に対して垂直な方向から傾けた第１の角度で行うとともに、前記溝の側壁面に対して垂直な方向から回転させた第２の角度で行うことが好ましい。
さらに、本発明に係る半導体装置の製造方法の一態様において、前記第１の角度は、前記溝の側壁に対して、前記半導体基板と前記第１の拡散層との境界部分から前記第１の拡散層の表面までの領域にイオン注入を行える角度であり、前記第２の角度は、０度より大きく、９０度より小さいことが好ましい。
さらに、本発明に係る半導体装置の製造方法の一態様において、前記第２の角度が４５度であることが好ましい。
さらに、本発明に係る半導体装置の製造方法の一態様において、前記第１の角度が、前記溝の側壁部分の結晶面に対してチャネリングを起こす角度と等しいことが好ましい。
本発明に係る半導体装置によれば、リーク電流を低減することができるので、トランジスタ特性を向上することができる。
また、本発明に係る半導体装置の製造方法によれば、少ないプロセス数でトランジスタ特性に優れた半導体装置を製造することができる。
本発明の実施形態に係る半導体装置の構成を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法における分離溝形成工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法におけるｎ型拡散層形成工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法におけるトレンチ部形成工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法におけるコレクタ領域及びベース領域を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法におけるエミッタ領域及び外部ベース領域を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、ｎ型拡散層形成工程における不純物イオン注入角度を示す平面図である。 図３Ａに示すトレンチ領域１１ｂにおけるｂ方向に沿って切断した断面図である。 図３Ａに示すトレンチ領域１１ｃにおけるｃ方向に沿って切断した断面図である。 本発明の実施形態に係る半導体装置において、電流−電圧特性を示す図である。 本発明の実施形態に係る半導体装置において、電流と不純物ドーズ量との関係を示す図である。 図５は、ディープトレンチ側壁へのＡｓイオン注入工程において、Ｔｉｌｔ角を変更した場合における拡散層の不純物濃度分布を示す図である。 特許文献１に開示された溝分離構造のトランジスタに関する添加物注入方法における工程断面図である。 コレクタ領域に高濃度ｎ型埋め込み層がなく、溝分離構造をもつバイポーラトランジスタにおける溝分離構造周辺の断面図である。 図７Ａに示すトランジスタにおける等価回路図である。
以下、本発明の実施形態に係る半導体装置及びその製造方法について、それぞれ図面を参照しながら説明する。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
まず、本発明の実施形態に係る半導体装置１について、図１を参照しながら説明する。図１は、本発明の実施形態に係る半導体装置の構成を示す断面図である。
本発明の実施形態に係る半導体装置１は、図１に示すように、縦型ＮＰＮバイポーラトランジスタであって、第１導電型であるｐ型のシリコン基板からなるｐ型半導体基板（第１の導電型の半導体基板）１０内に、バイポーラトランジスタを他の素子等から分離するための素子分離領域として、第１の溝であるディープトレンチ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＤＴＩ）１１と第２の溝であるシャロートレンチ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）１２とで構成される分離溝が形成されたものである。
図１に示すように、ディープトレンチ１１とシャロートレンチ１２とによって囲まれた領域内には、第１の導電型とは逆の導電型であるｎ型（第２の導電型）の不純物がドープされた第１のｎ型コレクタ拡散層（第１の拡散層）２１と第２のｎ型コレクタ拡散層２２とが形成されている。第１のｎ型コレクタ拡散層２１は、ディープトレンチ１１に囲まれるようにして形成されており、第２のｎ型コレクタ拡散層２２は、ディープトレンチ１１とシャロートレンチ１２とに囲まれるようにして形成されている。
ディープトレンチ１１は、一定のトレンチ幅で構成された深い溝形状であって、垂直な側部（側壁）と水平な底部とで構成される断面凹形状である。
ディープトレンチ１１の下方のｐ型半導体基板１０内には、ｐ型の不純物がドープされたｐ型チャネルストッパ層（第２の拡散層）３０が形成されている。ｐ型チャネルストッパ層３０は、ディープトレンチ１１の下方領域においてｐ型半導体基板１０がｎ型に反転することを防止するために形成されるものであり、ディープトレンチ１１の下部周辺、すなわち、ディープトレンチ１１の直下領域及び側部下方領域に形成されている。また、ｐ型チャネルストッパ層３０によって、隣接するバイポーラトランジスタのコレクタ不純物領域が電気的に接続することを防止することができる。
ディープトレンチ１１の側壁内面には、ＳｉＯ2膜で構成されるトレンチ側壁ＳｉＯ2膜４１が形成されている。さらに、ディープトレンチ１１の内部には、トレンチ側壁ＳｉＯ2膜４１を介してトレンチ内部ポリシリコン膜４２が埋め込み形成されている。
また、ディープトレンチ１１の側部には、ｎ型の不純物がドープされたｎ型拡散層（第３の拡散層）５０が形成されている。ｎ型拡散層５０は、第１のｎ型コレクタ拡散層２１及び第２のｎ型コレクタ拡散層２２とトレンチ側壁ＳｉＯ2膜４１とが接する部分に形成されている。本実施形態において、ｎ型拡散層５０の不純物濃度は、第１のｎ型コレクタ拡散層２１の不純物濃度よりも高くなるように構成されている。また、ｎ型拡散層５０は、ディープトレンチ１１の周囲に形成され、第１のｎ型コレクタ拡散層２１とｐ型半導体基板１０との接合部分（第１のｎ型コレクタ拡散層２１の界面）よりも上方の位置に形成されている。さらに、ｎ型拡散層５０は、ディープトレンチ１１の両側部から斜め下方に向かって拡がるようにして形成されている。このように、ｎ型拡散層５０は、ｐ型半導体基板１０内のコレクタ領域において、斜め下方向に膨出するようにして形成されている。
第２のｎ型コレクタ拡散層２２の基板表面側において、コレクタ電極１０３と接続される部分には、ｎ型の不純物が高濃度にドープされたコレクタコンタクト領域となるｎ型外部コレクタ拡散層２３が形成されている。また、第２のｎ型コレクタ拡散層２２の上には、ベース領域となるｐ型ベース拡散層６１が形成されている。ｐ型ベース拡散層６１は、ディープトレンチ１１周囲のシャロートレンチ１２によって囲まれており、また、ｎ型拡散層５０とは離れて形成されている。すなわち、ｐ型ベース拡散層６１とｎ型拡散層５０とは接していない。
ｐ型ベース拡散層６１の表層側の中央部分には、環状のＳｉＯ2膜７０が形成されており、また、当該環状のＳｉＯ2膜７０の開口部の下方領域におけるｐ型ベース拡散層６１内にはｎ型エミッタ拡散層８０が形成されている。また、ｐ型ベース拡散層６１には、ベースコンタクト領域となるｐ型外部ベース拡散層６２が形成されている。
さらに、図１で示す本実施形態に係る半導体装置１の表面には、ＳｉＯ2系の膜からなる表面絶縁膜９０が形成されている。そして、表面絶縁膜９０上には、エミッタ電極１０１、ベース電極１０２及びコレクタ電極１０３が形成されており、エミッタ電極１０１、ベース電極１０２及びコレクタ電極１０３は、それぞれバイポーラトランジスタのエミッタ領域、ベースコンタクト領域及びコレクタコンタクト領域と電気的に接続されている。本実施形態では、エミッタ電極１０１、ベース電極１０２及びコレクタ電極１０３は、表面絶縁膜９０に貫通して形成されたコンタクトホールを介して、ｎ型エミッタ拡散層８０、ｐ型外部ベース拡散層６２及びｎ型外部コレクタ拡散層２３と接続されている。
次に、図１によって説明した本発明の実施形態に係る半導体装置の製造方法について、図２Ａ〜図２Ｅ及び図３を用いて説明する。図２Ａ〜図２Ｅは、本発明の実施形態に係る半導体装置の製造方法における各工程の断面図である。また、図３は、本発明の実施形態に係る半導体装置の製造方法において、ｎ型拡散層形成工程における不純物イオン注入角度を示す平面図及び断面図である。
まず、図２Ａに示すように、ｐ型半導体基板１０の上に絶縁膜１１０を２００ｎｍから１０００ｎｍの厚さで形成し、バイポーラトランジスタを他の素子から分離するための素子分離領域として、ディープトレンチ１１を形成する。その後、ｐ型半導体基板１０の基板表面（主面）に対して垂直な方向から、ｐ型の不純物であるＢ（ホウ素）のイオン注入を行うことにより、ディープトレンチ１１の底部下方のｐ型半導体基板１０内にｐ型チャネルストッパ層３０を形成する。このとき、Ｂのイオン注入は、Ｂの不純物濃度が高濃度となるように行う。本実施形態において、ｐ型チャネルストッパ層３０の不純物濃度は、１×１０16〜１×１０19（ｃｍ-3）である。なお、これらの形成方法は、半導体デバイスの素子分離として公知になっている方法と同等の方法を用いることができる。
ここで、絶縁膜１１０は、半導体基板を熱酸化することによってＳｉＯ2膜を形成して構成したり、あるいは、シリコン窒化膜、ＴＥＯＳ膜又はポリシリコン膜などを堆積して構成したり、さらには、これらの膜の単層膜や多層膜で構成することができる。なお、単層膜や多層膜の膜構成や膜厚は、後工程とのプロセス整合性がよくなるように設定される。
また、ディープトレンチ１１は、トレンチの幅が０．４μｍから１．０μｍであり、トレンチの深さが２μｍから５μｍであり、コレクタ領域となる第１のｎ型コレクタ拡散層２１が形成される領域よりも十分に深い位置までエッチングによって形成する。
次に、図２Ｂに示すように、ｐ型半導体基板１０の基板表面に対して垂直な方向から一定角度（以下、「Ｔｉｌｔ角」と記載する）で傾けた方向から、高濃度のＡｓ（ヒ素）のイオン注入を行い、ディープトレンチ１１の側壁部分にコレクタ領域の一部分となる高濃度のｎ型拡散層５０を形成する。つまり、ｎ型拡散層５０の不純物イオン注入は、斜め下方向に向けて不純物のドープを行う斜めイオン注入である。
ここで、高濃度のＡｓのイオン注入においては、Ｔｉｌｔ角が６度〜７０度の範囲となるように設定し、また、加速エネルギーを１００ｋｅＶ〜２００ｋｅＶとし、ドーズ量を４×１０12個／ｃｍ2〜１×１０14個／ｃｍ2の範囲に設定している。本実施形態において、ｎ型拡散層５０の不純物濃度は、５×１０16〜１×１０19（ｃｍ-3）である。Ｔｉｌｔ角は、ディープトレンチの側壁に対して、少なくとも、ｐ型半導体基板１０と第１のｎ型コレクタ拡散層２１との境界部分から第１のｎ型コレクタ拡散層２１の表面までの領域にイオン注入を行える角度である。
さらに、高濃度のＡｓのイオン注入においては、ｐ型半導体基板１０の平面内において、ディープトレンチ１１の側壁面に垂直な方向から回転させた角度（以下、「Ｒｏｔａｔｉｏｎ角」と記載する）で行う。ここで、Ｒｏｔａｔｉｏｎ角は、０度より大きく、９０度より小さい範囲に設定する。ディープトレンチ１１の側壁に対するイオン注入における条件（Ｔｉｌｔ角、Ｒｏｔａｔｉｏｎ角、加速エネルギー及びドーズ量）の設定方法の詳細については、後述する。
次に、図２Ｃに示すように、熱酸化によって、ディープトレンチ１１の内部の表面に、１００ｎｍから２００ｎｍの厚さでトレンチ側壁ＳｉＯ2膜４１を形成する。その後、化学的気相成長法（以下、「ＣＶＤ法」と表現する。ＣＶＤは、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎの略）によって、ディープトレンチ１１の内部にポリシリコン膜（多結晶シリコン膜）を埋め込み形成することにより、トレンチ内部ポリシリコン膜４２を形成する。
次に、ｐ型半導体基板１０における、ディープトレンチ１１の上方周囲と、ｐ型ベース領域及びコレクタ引出し領域を形成する部分以外の領域とに、シャロートレンチ１２を形成する。シャロートレンチ１２のトレンチ幅は、ディープトレンチ１１の周囲においては、ディープトレンチの幅よりも０．１μｍから１．０μｍ大きいサイズとし、ｐ型ベース領域とコレクタ引出し領域を形成する部分との間においては、０．４μｍから２．０μｍである。また、シャロートレンチ１２のトレンチ深さは、０．２μｍから０．５μｍであり、エッチングによって浅く形成する。
シャロートレンチ１２のエッチングを行った後、熱酸化によって、シャロートレンチ１２の表面にＳｉＯ2膜を５ｎｍから５０ｎｍで形成し、この後、ＣＶＤ法によってシャロートレンチ１２内をＳｉＯ2膜で埋め込む。シャロートレンチ１２内へのＳｉＯ2膜の埋め込みは、通常使用される化学的機械的研磨法（以下、「ＣＭＰ法」と表現する。ＣＭＰは、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇの略）を用いることができる。
次に、図２Ｄに示すように、イオン注入と熱処理によって、ディープトレンチ１１とシャロートレンチ１２とで囲まれた領域に、コレクタ領域の一部となる第１のｎ型コレクタ拡散層２１及び第２のｎ型コレクタ拡散層２２を形成する。第１のｎ型コレクタ拡散層２１及び第２のｎ型コレクタ拡散層２２は、ｎ型の不純物であるＰ（リン）をイオン注入することによって形成する。ここで、第１のｎ型コレクタ拡散層２１におけるＰのイオン注入は、加速エネルギーを８００ｋｅＶ〜１５００ｋｅＶの範囲に設定し、ドーズ量を１×１０12個／ｃｍ2〜１×１０14個／ｃｍ2の範囲に設定して行う。また、第２のｎ型コレクタ拡散層２２におけるＰのイオン注入は、加速エネルギーを３０ｋｅＶ〜８００ｋｅＶの範囲に設定し、ドーズ量を０．５×１０12個／ｃｍ2〜１×１０13個／ｃｍ2の範囲に設定して行う。本実施形態において、第１のｎ型コレクタ拡散層２１の不純物濃度は、１×１０16〜１×１０18（ｃｍ-3）であり、第２のｎ型コレクタ拡散層２２の不純物濃度は、５×１０15〜１×１０17（ｃｍ-3）である。ここで、第１のｎ型コレクタ拡散層２１とｐ型半導体基板１０との接合部分（境界）は、ディープトレンチ１１の底部よりも上側の位置となるように形成し、また、ｎ型拡散層５０よりも下側の位置となるように形成する。
次に、第２のｎ型コレクタ拡散層２２上に、イオン注入と熱処理によって、ベース領域となるｐ型ベース拡散層６１を形成する。このとき、ｐ型ベース拡散層６１を形成する際のＢ（ホウ素）のイオン注入は、加速エネルギーを２０ｋｅＶ〜８０ｋｅＶの範囲に設定し、ドーズ量を１×１０12個／ｃｍ2〜１×１０14個／ｃｍ2の範囲に設定して行う。また、ｐ型ベース拡散層６１は、ディープトレンチ１１の周囲のシャロートレンチ１２によって、ｎ型拡散層５０と離れるように形成する。
次に、図２Ｅに示すように、ｐ型ベース拡散層６１の上部に、熱酸化もしくはＣＶＤ法により、ＳｉＯ2膜を１０〜５０ｎｍの厚さで形成し、公知の技術であるリソグラフィ法とエッチング法によってパターニングを行うことにより、環状形状のＳｉＯ2膜７０を形成する。その後、リソグラフィ法により形成したレジストをマスクとして（図示せず）、高濃度のＡｓ（砒素）のイオン注入を行うことにより、環状のＳｉＯ2膜７０の内側に位置する領域と環状のＳｉＯ2膜７０の内周側の周縁部下方の周辺領域とにおけるｐ型ベース拡散層６１内に、高濃度のｎ型エミッタ拡散層８０を形成する。また、ｎ型エミッタ拡散層８０を形成すると同時に、コレクタ引出し領域の表面に、上記の高濃度のＡｓのイオン注入を行うことにより、ｎ型外部コレクタ拡散層２３を形成する。ここで、高濃度のＡｓのイオン注入は、加速エネルギーを１０ｋｅＶ〜８０ｋｅＶの範囲に設定し、ドーズ量を１×１０15個／ｃｍ2〜５×１０16個／ｃｍ2の範囲に設定して行う。
同様に、上記のリソグラフィ法により形成したレジストをマスクとして（図示せず）、高濃度のＢ（ホウ素）のイオン注入を行うことにより、環状のＳｉＯ2膜７０の外側に位置する領域に、ベースコンタクト領域となるｐ型外部ベース拡散層６２を形成する。ここで、高濃度のＢのイオン注入は、加速エネルギーを１０ｋｅＶ〜８０ｋｅＶの範囲に設定し、ドーズ量を１×１０15個／ｃｍ2〜５×１０16個／ｃｍ2の範囲に設定して行う。その後、熱処理を行うことにより、ｎ型エミッタ拡散層８０、ｎ型外部コレクタ拡散層２３、ｐ型外部ベース拡散層６２の不純物を活性化させる。
その後、図示しないが、ＣＶＤ法によって、シャロートレンチ１２、環状のＳｉＯ2膜７０、ｎ型エミッタ拡散層８０、ｎ型外部コレクタ拡散層２３、ｐ型外部ベース拡散層６２を覆うようにして、ＳｉＯ2膜等からなる表面絶縁膜９０を堆積する。その後、ｎ型エミッタ拡散層８０、ｎ型外部コレクタ拡散層２３、ｐ型外部ベース拡散層６２の上部における表面絶縁膜９０にコンタクトホールを形成し、エミッタ電極１０１、ベース電極１０２、コレクタ電極１０３を形成する。
これにより、図１に示すような本発明の実施形態に係る半導体装置１を製造することができる。
次に、図２Ｂに示したディープトレンチ１１の側壁部分におけるｎ型拡散層５０の形成方法について、図３Ａ〜図３Ｃを用いて詳述する。ここで、図３Ａは、ｐ型半導体基板の基板表面の垂直方向から見たときにおけるｎ型拡散層５０を形成する際のイオン注入工程のイオン注入方向を示す平面図である。なお、図３Ａにおいて、幅Ｗのディープトレンチは２方向のみしか図示していないが、ディープトレンチはコレクタ領域の周囲４方向を囲むように形成されている。また、図３Ｂは、図３Ａに示すトレンチ領域１１ｂにおけるｂ方向に沿って切断した断面図である。同様に、図３Ｃは、図３Ａに示すトレンチ領域１１ｃにおけるｃ方向に沿って切断した断面図である。
図３Ａに示すように、コレクタ領域の一部となるｎ型拡散層５０を形成するためのＡｓのイオン注入は、ディープトレンチ１１の底部にＡｓが直接イオン注入されないように、ディープトレンチ１１の側壁面に対して垂直な方向から一定の角度（Ｒｏｔａｔｉｏｎ角：θｒ）で回転させて行っている。このときの、Ｒｏｔａｔｉｏｎ角は、０度より大きく、９０度より小さい角度で行う。また、コレクタ領域の周囲４方向を囲むディープトレンチ１１の側壁に均一性良くイオン注入を行うために、イオン注入工程において、Ｒｏｔａｔｉｏｎ角を９０度単位で変えながら、４方向からのイオン注入を行う（以下、「４回転注入」と記載する）。なお、図３Ａにおいて、上記４回転注入を行うことを、トレンチ領域１１ｂ及びトレンチ領域１１ｃのそれぞれにおける４本の太矢印で示している。
図３Ａのトレンチ領域１１ｂにおいて、Ｒｏｔａｔｉｏｎ角（θｒ）の方向からイオン注入を行う場合、当該イオン注入は、図３Ｂに示すように、ｐ型半導体基板１０の基板表面に対して垂直な方向から所定のＴｉｌｔ角（θｔｘ）で傾けた方向から行う。このとき、ｐ型半導体基板１０に形成された絶縁膜１１０の厚さをｔとし、絶縁膜１１０とｐ型半導体基板１０との界面から、第１のｎ型コレクタ拡散層２１とｐ型半導体基板１０との接合部分までの深さをｄとすると、ディープトレンチ１１の側壁部分において、ディープトレンチ１１の底部から、第１のｎ型コレクタ拡散層２１とｐ型半導体基板１０との接合部分までの領域には、高濃度のコレクタ拡散層を形成させずに、コレクタ領域におけるディープトレンチ１１の側壁と接する部分にのみ高濃度のｎ型拡散層５０を形成するためには、ディープトレンチ１１のｂ方向の幅がＷ／ｃｏｓθｒで表されることを考慮すると、Ｔｉｌｔ角（θｔｘ）は、以下の（式１）を満たすことが必要となる。
θｔｘ≧ｔａｎ-1［（Ｗ／ｃｏｓθｒ）／（ｔ＋ｄ）］ ・・・ （式１）
同様に、図３Ａのトレンチ領域１１ｃにおいて、Ｒｏｔａｔｉｏｎ角（θｒ）の方向からイオン注入を行う場合、当該イオン注入は、図３Ｃに示すように、ｐ型半導体基板１０の基板表面に対して垂直な方向から所定のＴｉｌｔ角（θｔｙ）で傾けた方向から行う。このとき、図３Ｂと同様に、ディープトレンチ１１の側壁部分において、ディープトレンチ１１の底部から、第１のｎ型コレクタ拡散層２１とｐ型半導体基板１０との接合部分までの領域には、高濃度のコレクタ拡散層を形成させずに、コレクタ領域におけるディープトレンチ１１の側壁と接する部分にのみ高濃度のｎ型拡散層５０を形成するためには、ディープトレンチ１１のｃ方向の幅がＷ／ｓｉｎθｒで表されることを考慮すると、Ｔｉｌｔ角（θｔｙ）は、以下の（式２）を満たすことが必要となる。
θｔｙ≧ｔａｎ-1［（Ｗ／ｓｉｎθｒ）／（ｔ＋ｄ）］ ・・・ （式２）
以上より、ｎ型拡散層５０を形成するためのイオン注入工程においては、コレクタ領域の周囲４方向を囲むディープトレンチ１１の底部においては、ｎ型不純物（Ａｓ）が直接イオン注入されないようにするとともに、ディープトレンチ１１の側壁部分においては、当該ディープトレンチ１１の底部から第１のｎ型コレクタ拡散層２１とｐ型半導体基板１０との接合部分までの領域には高濃度のコレクタ拡散層を形成させずに、かつ、コレクタ領域におけるディープトレンチ１１の側壁と接する部分にのみ高濃度のｎ型拡散層５０を形成するために、イオン注入角度は、ディープトレンチ１１の内側壁面に対して垂直な方向からのＲｏｔａｔｉｏｎ角が０度より大きく、９０度より小さい角度であるとともに、ｐ型半導体基板１０の基板表面に対して垂直な方向からのＴｉｌｔ角（θｔｘ、θｔｙ）が、（式１）及び（式２）の両方を満たす角度であることが必要となる。このとき、（式１）と（式２）のうちの大きい方の角度よりも大きい角度でＴｉｌｔ角を設定することが好ましい。
また、ｎ型不純物（Ａｓ）のイオン注入時における加速エネルギー及びドーズ量は、イオン注入時にｎ型の不純物がｐ型半導体基板１０表面の絶縁膜１１０を突き抜けることがないような加速エネルギー及びドーズ量に設定することが好ましい。
なお、ディープトレンチ１１のコーナー部分では、コーナー部分の形状が丸くなることにより、コーナー部分の底部に、微量であるがｎ型の不純物が注入される場合が起こりうる。この場合でも、ディープトレンチ１１の下方のｐ型チャネルストッパ層３０の不純物濃度が、ディープトレンチ１１のコーナー部分の底部に注入される微量のｎ型の不純物濃度成分よりも高くなるようにして、当該側壁へのイオン注入時における加速エネルギー及びドーズ量を設定することが好ましい。この場合、ディープトレンチ１１の下方のｐ型チャネルストッパ層３０については、ｐ型半導体基板１０の基板表面に対して垂直な方向からイオン注入することが可能であり、また、ディープトレンチ１１の底部とコレクタ拡散層とは離れていることから、高ドーズ量でイオン注入することが可能である。そのため、仮に、側壁へのイオン注入時における加速エネルギー及びドーズ量が大きくなった場合でも、ディープトレンチ１１の下方において、ｐ型チャネルストッパ層３０を、ディープトレンチ１１に隣接するｎ型コレクタ領域を電気的に分離するために必要な濃度で形成することができる。
以上説明したように、Ｒｏｔａｔｉｏｎ角が０度より大きく、９０度より小さい角度であるとともに、基板表面に対して垂直な方向からのＴｉｌｔ角（θｔｘ、θｔｙ）が（式１）及び（式２）の両方を満たす角度であれば、ディープトレンチ１１の側壁に対して、第１のｎ型コレクタ拡散層２１とｐ型半導体基板１０との接合部分までの深さ（ｄ）の位置よりも上部の位置に、ｎ型の不純物をイオン注入することができる。なお、Ｒｏｔａｔｉｏｎ角（θｒ）を４５度にした場合、上記の（式１）及び（式２）は、以下の（式３）及び（式４）となる。
θｔｘ≧ｔａｎ-1［（２1/2・Ｗ）／（ｔ＋ｄ）］ （式３）
θｔｙ≧ｔａｎ-1［（２1/2・Ｗ）／（ｔ＋ｄ）］ （式４）
この場合、トレンチ領域１１ｂの側壁とトレンチ領域１１ｃの側壁とにおいて、第１のｎ型コレクタ拡散層２１とｐ型半導体基板１０との接合部分の深さ（ｄ）の位置よりも上部の位置にｎ型の不純物をイオン注入できるＴｉｌｔ角が等しくなる。言い換えれば、Ｔｉｌｔ角（θｔ）でｎ型不純物のイオン注入を行った場合、トレンチ領域１１ｂの側壁とトレンチ領域１１ｃの側壁とにおいて、ｐ型半導体基板１０の表面からｎ型不純物が注入される深さをそれぞれｄｘ、ｄｙとすると、以下の（式５）で表される。
ｄｘ＝ｄｙ＝（２1/2・Ｗ／ｔａｎθｔ）−ｔ （式５）
この結果、トレンチ領域１１ｂの側壁とトレンチ領域１１ｃの側壁とにおいて、コレクタ層の一部となる高濃度の拡散層を同じ深さに形成することが可能となり、バイポーラトランジスタの特性バラツキを低減することができる。
次に、本発明の実施形態に係る半導体装置１において、電流−電圧特性及び電流と不純物ドーズ量との関係について、図４Ａ及び図４Ｂを用いて説明する。なお、本実施形態において、図４Ａ及び図４Ｂは、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）を用いて計算し、各図には、その数値計算結果が示されている。
まず、図４Ａは、ベース−半導体基板間の電流（ＩＢ）におけるトレンチ内部ポリシリコン膜の電位（ＶＧ）の依存性を示した図である。図４Ａにおいて、縦軸は、ベース−半導体基板間の電流が流れる領域の幅１μｍ当たりのＩＢを表し、横軸は、ＶＧを表している。また、図４Ａにおいては、ディープトレンチ１１についてはトレンチ幅を０．６μｍとし、第１のｎ型コレクタ拡散層２１のＰ（リン）のイオン注入は、加速エネルギーを１２００ｋｅＶとし、ドーズ量を３×１０12個／ｃｍ2に設定し、第２のｎ型コレクタ拡散層２２についてのＰ（リン）のイオン注入は、加速エネルギーを３００ｋｅＶとし、ドーズ量を２×１０12個／ｃｍ2に設定した。また、ディープトレンチ１１の側壁へのＡｓのイオン注入は、Ｔｉｌｔ角を３７度とし、Ｒｏｔａｔｉｏｎ角を４５度とした４回転注入として設定した。また、ｐ型半導体基板１０としてはシリコン基板を用い、基板表面の結晶面が＜１００＞面であり、ディープトレンチ１１の側壁の結晶面は＜１１０＞面である。また、ディープトレンチ１１の側壁のＳｉＯ2膜は、ディープトレンチ１１の底部における膜厚が１００ｎｍとなるように熱酸化を行った。
さらに、図４Ａでは、ディープトレンチ１１の側壁へのＡｓのイオン注入なしの場合の実測値（ｍｅａｓ）と数値計算結果（ｓｉｍｕ）、及び、ディープトレンチ１１の側壁へのＡｓのイオン注入をしたときの加速エネルギー及びドーズ量を変えた場合のＩＢ−ＶＧ特性（６パターン）を示しており、実測値（ｍｅａｓ）については右側の縦軸に目盛りを記載し、数値計算結果（ｓｉｍｕ）については左側の縦軸に目盛りを記載している。また、Ａｓのイオン注入は４回転で行っているため、ドーズ量は１回当たりのドーズ量×４として表記している。
図４Ａに示すように、ディープトレンチ１１の側壁へのＡｓのイオン注入無しの場合、ベース−半導体基板間の電流（ＩＢ）の実測値（ｍｅａｓ）では、ＶＧが４Ｖ付近で１０-7Ａ／μｍであった。これに対して、加速エネルギーが１４０ｋｅＶで、ドーズ量が４×１０12／ｃｍ2×４回転で、ディープトレンチ１１の側壁にＡｓをイオン注入した場合、ベース−半導体基板間の電流（ＩＢ）は、ＶＧが４Ｖ付近で１０-18Ａ／μｍ以下となった。これにより、ディープトレンチ１１の側壁にＡｓのイオン注入を行うことにより、ディープトレンチ１１内のポリシリコン膜の電位が高くなった場合に、ベース−半導体基板間の電流（ＩＢ）を非常に大きく低減できることが分かる。
次に、図４Ｂは、ディープトレンチ１１内部のポリシリコン膜の電位（ＶＧ）が４．１Ｖの場合におけるベース−半導体基板間の電流（ＩＢ）について、ディープトレンチ１１の側壁へのＡｓのイオン注入のドーズ量依存性を示した図である。図４Ｂにおいて、縦軸は、ベース−半導体基板間の電流が流れる領域の幅１μｍ当たりのＩＢ（数値計算結果）を表し、横軸は、側壁へのＡｓのドーズ量を表している。なお、Ａｓのイオン注入は４回転で行っているため、図４Ａと同様に、ドーズ量は１回当たりのドーズ量×４として表記している。
また、図４Ｂにおいては、ディープトレンチ１１のトレンチ幅、第１、第２のｎ型コレクタ拡散層２１、２２の形成条件、ｐ型半導体基板、ディープトレンチ１１の側壁の結晶面方位、及び、ディープトレンチ１１の側壁や底部のＳｉＯ2膜厚は、図４Ａの場合と同じであり、ディープトレンチ１１の側壁へのＡｓのイオン注入は、Ｒｏｔａｔｉｏｎ角を４５度とし、Ｔｉｌｔ角を３７度と３０度の条件で行った。
なお、図４Ｂでは、ベース−半導体基板間の電流（ＩＢ）のリーク目標Ｇ１として、リーク目標Ｇ１が１０-11Ａ／μｍとなるように設定し、さらに、よりリーク電流が少ないレベルであるリーク目標Ｇ２として、リーク目標Ｇ２が１０-12Ａ／μｍとなるように設定している。
リーク電流の目標としては、リーク目標Ｇ１である１０-11Ａ／μｍであっても、十分リーク電流が少ないレベルではあるが、図４Ｂに示すように、ディープトレンチ１１の側壁へのＡｓイオン注入における、ドーズ量、加速エネルギー及びＴｉｌｔ角を制御して、コレクタ領域におけるディープトレンチ１１の側壁部分のＡｓ濃度を最適設定することにより、ベース−半導体基板間の電流（ＩＢ）を１０-18Ａ／μｍ以下の非常に少ないレベルにまで低減できることができる。
以上のように、ディープトレンチ１１の側壁にｎ型不純物をイオン注入することにより、ベース−半導体基板間のリーク電流を著しく低減することができる。また、イオン注入時の半導体基板表面の絶縁膜１１０の膜厚を厚くすることが好ましい。これにより、ディープトレンチ１１の側壁へのイオン注入の加速エネルギー及びドーズ量を大きくすることが可能となり、コレクタ領域においてｎ型拡散層５０の領域を容易に大きく形成することができ、コレクタ抵抗を低減することができる。これにより、遮断周波数（ｆｔ）や最大発振周波数（ｆｍａｘ）で表せる周波数特性を向上することができるとともに、コレクタ−エミッタ間飽和電圧（Ｖｃｅｓａｔ）電圧を低減することができ、トランジスタの性能を向上させることができる。
次に、図３Ａ〜図３Ｃに示したディープトレンチ１１の側壁へのＡｓのイオン注入工程において、Ｔｉｌｔ角を変更した場合について図５を用いて説明する。図５は、ディープトレンチ１１の側壁へのＡｓのイオン注入工程においてＴｉｌｔ角を変更した場合における拡散層の不純物濃度分布を示す図である。図５において、Ｒｏｔａｔｉｏｎ角は４５度とし、Ｔｉｌｔ角は３７．５度から４５度まで２．５度単位で変更した。なお、図５は、ディープトレンチの周囲の断面の不純物濃度分布のＴＣＡＤによる数値計算結果であり、横軸と縦軸は断面における距離を表している。なお、断面におけるＡｓの不純物濃度は、図５の右側図に示すように濃淡で表している。
図５において、ディープトレンチ１１は、トレンチ幅を０．６μｍと設定した。また、ディープトレンチ１１の側壁へのＡｓのイオン注入は、Ｒｏｔａｔｉｏｎ角が４５度の４回転注入とし、加速エネルギーを１００ｋｅｖとし、ドーズ量を３．５×１０11個／ｃｍ2と設定した。また、ｐ型半導体基板１０の結晶面は＜１００＞面であり、ディープトレンチ１１の側壁の結晶面は＜１１０＞面である。また、図５において、色の薄い部分がディープトレンチ１１の側壁からコレクタ領域に向けてイオン注入されて形成されたＡｓの主要な不純物濃度分布を表している。
図５に示すように、Ｔｉｌｔ角が４２．５度と４５度の場合において、Ａｓの濃度分布がコレクタ領域の広範囲にわたって、かつ、Ｔｉｌｔ角方向に沿って広がっていることが分かる。また、Ｔｉｌｔ角が４５度の場合は、Ｔｉｌｔ角が４０度の場合と比べて、Ａｓの広がり深さが２倍程度になっていることが分かる。
ここで、シリコン半導体の場合、その結晶構造は、Ｓｉ原子が規則正しく配列したダイヤモンド構造と呼ばれる構造であることが知られている。Ｓｉ原子の間隔は結晶面の向きによって変わり、原子間隔が広がる結晶面があることが知られている。原子間隔が広がった結晶面に対して垂直方向にイオン注入を行った場合、不純物イオンは、結晶内の深くにまで注入されることが知られている。この現象は、イオン注入時のチャネリング現象と呼ばれている。
図５に示すように、ディープトレンチ１１の側壁からＡｓをイオン注入する場合、ディープトレンチ１１の側壁の結晶面と、イオン注入のＲｏｔａｔｉｏｎ角とＴｉｌｔ角とを適宜選択することにより、ディープトレンチ１１の側壁において、上記チャネリング現象が発生する方向に選択的にイオンを注入することができる。この場合、ディープトレンチの側壁面からコレクタ領域に向かって高濃度のｎ型拡散層を深い領域にまで形成することが可能となり、これにより、コレクタ抵抗を著しく低減することができる。さらに、本実施形態では、斜め方向からイオン注入を行っているので、ディープトレンチの側壁面から深い領域にまで形成される高濃度のｎ型拡散層は、ディープトレンチの底部のｐ型チャネルストッパ層やｐ型半導体基板の表面におけるｐ型ベース層との距離が離れる方向に形成される。これにより、コレクタ−半導体基板間の接合容量、又は、コレクタ−ベース間の接合容量を増加させることがないので、バイポーラトランジスタにおいて、ｆｔやｆｍａｘで表せる周波数特性をさらに向上することができるとともに、Ｖｃｅｓａｔ電圧をさらに低減することができるので、集積回路の低消費電力化がより可能となる。
以上、本発明の実施形態に係る半導体装置及びその製造方法によれば、ディープトレンチを有し、コレクタ領域に高濃度のｎ型埋め込み層がない低コストのバイポーラトランジスタにおいて、ディープトレンチの下方領域と側壁領域とに導電型の異なる拡散層が形成されている。これにより、ディープトレンチの両側に異なるバイポーラトランジスタのコレクタ拡散層が存在する場合に、コレクタ拡散層間の耐圧を高めて、コレクタ拡散層間のリーク電流を抑制することができる。さらに、ディープトレンチの側壁内面に形成された絶縁膜とディープトレンチ内部のポリシリコン膜とによる寄生ＭＯＳトランジスタがＯＮしなくなるので、ベース−半導体基板間の耐圧を高くすることができる。
また、本実施形態に係る半導体装置及びその製造方法によると、ディープトレンチの底部からコレクタ拡散層と半導体基板との接合部分までの領域には、高濃度のコレクタ拡散層が存在せず、コレクタ領域のディープトレンチの側壁と接する部分にのみ高濃度の拡散層が存在する。これにより、コレクタ−半導体基板間の耐圧が低下せず、また、コレクタ−半導体基板間の接合容量が増加することもないので、バイポーラトランジスタの動作電源電圧範囲や周波数特性を向上させることができる。
また、本実施形態に係る半導体装置及びその製造方法によると、コレクタ領域の周囲に高濃度のコレクタ拡散層が存在することにより、コレクタ抵抗を低減することができる。これにより、バイポーラトランジスタにおいて、ｆｔやｆｍａｘで表せる周波数特性を向上することができるとともに、Ｖｃｅｓａｔ電圧を低減することができるので、動作電源電圧を低減することができ、集積回路の低消費電力化を実現することができる。さらに、Ｔｉｌｔ角を適宜選択することにより、各コレクタ領域の周囲４方向において、ディープトレンチの側壁から高濃度のコレクタ拡散層に向けて広い領域でコレクタ拡散層を形成することができる。これにより、コレクタ抵抗を著しく低減することができるので、ｆｔやｆｍａｘで表せる周波数特性をさらに向上することができるとともに、Ｖｃｅｓａｔ電圧をさらに低減することができ、集積回路の低消費電力化がより可能となる。
また、本実施形態に係る半導体装置及びその製造方法によると、コレクタ領域周囲の高濃度のコレクタ拡散層をベース拡散層と離れるように配置することができる。これにより、コレクタ−ベース間の耐圧が低下せず、また、コレクタ−ベース間の接合容量も増加することもないので、バイポーラトランジスタの動作電源範囲や周波数特性を向上させることができる。
また、本実施形態に係る製造方法によると、ディープトレンチの側壁部分において、半導体基板とコレクタ拡散層との接合部分よりも上側の部分に、半導体基板の主面に対して垂直な方向から傾けた角度（Ｔｉｌｔ角）で、また、分離溝の側壁面に垂直な方向から回転させた角度（Ｒｏｔａｔｉｏｎ角）で、不純物のイオン注入を行って高濃度の拡散層を形成する。これにより、ディープトレンチの下方領域と側壁領域とで導電型の異なる拡散層を少ない製造プロセスによって形成することができる。
さらに、本実施形態に係る製造方法によると、上記のＲｏｔａｔｉｏｎ角を４５度とすることにより、バイポーラトランジスタの周囲４方向をディープトレンチで囲む場合には、ディープトレンチの４方向の側壁において、コレクタ層の一部となる高濃度の拡散層を同じ深さに形成することができる。これにより、バイポーラトランジスタの特性バラツキを低減することができる。
さらに、本実施形態に係る製造方法によると、ディープトレンチの側壁からイオン注入を行う際、加速エネルギーやドーズ量が小さくても、Ｔｉｌｔ角を制御することにより、コレクタ領域の周囲４方向にディープトレンチの側壁からコレクタ領域の一部となる高濃度のｎ型拡散層を広い領域に形成することができる。これにより、イオン注入を行う前において半導体基板の表面に形成する絶縁膜の膜厚を薄くできることとなり、プロセスコストを低減することができる。
以上、本発明に係る半導体装置及びその製造方法について、実施形態に基づいて説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の思想の範囲内であるならば、適宜の応用例を含めて全て本発明に含まれる。
例えば、本発明の実施形態の説明では、ディープトレンチの側壁へのイオン注入の不純物としてはＡｓを使用した場合について説明したが、Ｐ（リン）等のように、コレクタ領域と同じ導電型を形成するイオン種を使用する構造や製造方法にも適用できる。
また、本発明の実施形態の説明では、ディープトレンチの側壁へのイオン注入では、１回のイオン注入を行う方法について説明したが、注入角度、加速エネルギー、ドーズ量、又は、イオン種を変更して、複数回のイオン注入を行っても良い。例えば、ｎ型拡散層の不純物濃度を、ディープトレンチの側壁近傍領域では、ベース−半導体基板間のリーク電流を低減できる程度の濃度に設定し、一方、側壁から離れた領域では、コレクタ抵抗を低減することができるようなより高濃度に設定することができる。
また、本発明の実施形態の説明では、縦型ＮＰＮトランジスタについて説明したが、縦型ＰＮＰトランジスタにも適用できる。
また、本発明の実施形態の説明では、縦型ＮＰＮトランジスタについて説明したが、縦型ＮＰＮトランジスタと同時に形成することが可能な横型ＰＮＰトランジスタにも適用できる。横型ＰＮＰトランジスタの場合、ベース領域となるｎ型拡散層内においてディープトレンチの側壁から高濃度のｎ型拡散層を形成することができる。これにより、ベース抵抗を低減することができ、横型ＰＮＰトランジスタのノイズを低減することができる。また、横型ＮＰＮトランジスタにも適用できることは明らかである。
また、本発明の実施形態の説明では、シリコン半導体基板について説明したが、ＧａＡｓやＩｎＳｂ化合物半導体のような化合物半導体基板を使用した場合についても適用できる。
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
本発明は、バイポーラトランジスタ等を含む半導体装置が用いられる半導体集積回路等に有用である。
１ 半導体装置
１０ ｐ型半導体基板
１１ ディープトレンチ
１２ シャロートレンチ
２１ 第１のｎ型コレクタ拡散層
２２ 第２のｎ型コレクタ拡散層
２３ ｎ型外部コレクタ拡散層
３０ ｐ型チャネルストッパ層
４１ トレンチ側壁ＳｉＯ2膜
４２ トレンチ内部ポリシリコン膜
５０ ｎ型拡散層
６１ ｐ型ベース拡散層
６２ ｐ型外部ベース拡散層
７０ ＳｉＯ2膜
８０ ｎ型エミッタ拡散層
９０ 表面絶縁膜
１０１ エミッタ電極
１０２ ベース電極
１０３ コレクタ電極
１１０ 絶縁膜

Claims (4)

  1. 第１の導電型の半導体基板と、
    前記半導体基板に形成され、前記第１の導電型とは逆の導電型である第２の導電型の不純物がドープされた、バイポーラトランジスタのコレクタ領域として機能する第１の拡散層と、
    前記第１の拡散層を囲むように前記半導体基板に形成された、素子分離領域を構成する溝と、
    前記溝の下方に形成され、前記第１の導電型の不純物がドープされた第２の拡散層と、
    前記溝の側壁と前記第１の拡散層との間において、前記溝の側部のみに形成され、前記第２の導電型の不純物がドープされた、バイポーラトランジスタのコレクタ領域として機能する第３の拡散層と、を有し、
    前記第３の拡散層の不純物濃度は、前記第１の拡散層の不純物濃度よりも高く、
    前記第３の拡散層において、前記第１の拡散層近傍の領域での不純物濃度は、前記溝の側壁近傍の領域での不純物濃度よりも高い
    半導体装置。
  2. 前記第３の拡散層は、前記溝の側壁において、前記半導体基板と前記第１の拡散層との境界部分から上の位置に形成される
    請求項１に記載の半導体装置。
  3. 前記第３の拡散層は、前記溝の側部から斜め下方に向かって形成される
    請求項１または２に記載の半導体装置。
  4. 前記第１の導電型がｐ型であり、
    前記第２の導電型がｎ型であり、
    さらに、前記第１の拡散層の上に形成されたｐ型ベース領域を有し、
    前記半導体装置は、縦型ＮＰＮバイポーラトランジスタである
    請求項１〜３のいずれか１項に記載の半導体装置。
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