JPS62279666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62279666A JPS62279666A JP61122501A JP12250186A JPS62279666A JP S62279666 A JPS62279666 A JP S62279666A JP 61122501 A JP61122501 A JP 61122501A JP 12250186 A JP12250186 A JP 12250186A JP S62279666 A JPS62279666 A JP S62279666A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は半導体装置１特にダイナミックメモリー素子等
の製造方法に関する。
の製造方法に関する。
従来の技術
半導体装置の中でもダイナミックメモリー（ＤＲＡＭ）
はその容量増大のために最も微細化が要求されるものの
一つであり、そのために狭くて深い溝の側壁に電荷を蓄
えるトレンチキャパシターが提案され１その構造あるい
は製造方法が試みられている。
はその容量増大のために最も微細化が要求されるものの
一つであり、そのために狭くて深い溝の側壁に電荷を蓄
えるトレンチキャパシターが提案され１その構造あるい
は製造方法が試みられている。
これらのなかで素子間を電気的に分離するだめの分離溝
の側壁をキャパシターとして利用する方法は小さなメモ
リーセル面積で大きな蓄積電荷が得られるため、大容量
ＤＲＡＭを実現する有効な方法である。
の側壁をキャパシターとして利用する方法は小さなメモ
リーセル面積で大きな蓄積電荷が得られるため、大容量
ＤＲＡＭを実現する有効な方法である。
以下に分離溝の側壁にキャパシターを形成する従来の技
術を説明する。
術を説明する。
第２図において３はＳｉ基板に形成した溝、６゜４は各
々ｎ形、ｐ形不純物層、９はキャパシター８１０２膜で
ある。
々ｎ形、ｐ形不純物層、９はキャパシター８１０２膜で
ある。
ａ 面Ｋ ＳＩＯ２膜２ 、 ＣＶＤ５１０２ 膜２
２を形成したｐ形Ｓ１基板１に写真蝕刻法で形成したポ
トレシスト（図示せず）をマスクにして（、ＶＤＳｉＯ
２Ｍ２２、Ｓ工０２膜２を反応性イオンエッチング（Ｒ
［）法テエッチングし、さらｖｃ ｃｖｎｓ＝ｏ２膜２
２をマスクにしてＳｉ基板１をエツチングすることによ
って溝３を形成する（第２図ａ）。適切な洗浄の抜溝３
の側壁をなすＳｉ基板にｎ形不純物を添加しｎ形不純物
層６を形成する。このときに形成されるｎ形不純物層は
薄いほうが望ましいためＳｉ中の拡散係数の小さい人Ｓ
がｎ形不純物として選ばれることが多く、その添加方法
はたとえば人Ｓを含むＳｉＯ２膜（Ａｓガラス膜）を溝
３側壁上に形成し熱処理によってＳｉ基板１中にＡｓを
熱拡散させる方法、 Ａｓを含む雰囲気中でｓｉ基板１
を加熱して直接溝３側壁のＳｉ基板１中に人Ｓを熱拡散
させる方法、あるいは溝３の側壁に対して斜めの方向に
加速したイオンを照射する等の方法が用いられる。
２を形成したｐ形Ｓ１基板１に写真蝕刻法で形成したポ
トレシスト（図示せず）をマスクにして（、ＶＤＳｉＯ
２Ｍ２２、Ｓ工０２膜２を反応性イオンエッチング（Ｒ
［）法テエッチングし、さらｖｃ ｃｖｎｓ＝ｏ２膜２
２をマスクにしてＳｉ基板１をエツチングすることによ
って溝３を形成する（第２図ａ）。適切な洗浄の抜溝３
の側壁をなすＳｉ基板にｎ形不純物を添加しｎ形不純物
層６を形成する。このときに形成されるｎ形不純物層は
薄いほうが望ましいためＳｉ中の拡散係数の小さい人Ｓ
がｎ形不純物として選ばれることが多く、その添加方法
はたとえば人Ｓを含むＳｉＯ２膜（Ａｓガラス膜）を溝
３側壁上に形成し熱処理によってＳｉ基板１中にＡｓを
熱拡散させる方法、 Ａｓを含む雰囲気中でｓｉ基板１
を加熱して直接溝３側壁のＳｉ基板１中に人Ｓを熱拡散
させる方法、あるいは溝３の側壁に対して斜めの方向に
加速したイオンを照射する等の方法が用いられる。
次に溝３の底面をなすＳｉ基板１中にＢを添加してｐ形
不純物層４を形成し１電気的な分離を図る（第２図ｂ）
。Ｂの添加方法は溝３の側壁に注入されないように８１
基板１表面に垂直な方向に加速し九Ｂイオンをすでに底
面に形成されたｎ形不純物層のｎ形不純物よりも十分多
い量だけ注入する方法が多く用いられる。
不純物層４を形成し１電気的な分離を図る（第２図ｂ）
。Ｂの添加方法は溝３の側壁に注入されないように８１
基板１表面に垂直な方向に加速し九Ｂイオンをすでに底
面に形成されたｎ形不純物層のｎ形不純物よりも十分多
い量だけ注入する方法が多く用いられる。
続いて溝３側壁をなすＳｉ基板１表面に熱酸化法によっ
てキャパシター絶縁膜となる薄い５ｉ０２膜９を形成し
た後、ｎ形不純物であるｐを添加した多結晶Ｓｉ膜１０
を形成しエッチバック法を用いることによって溝３内に
多結晶Ｓｉ膜１０を埋め込み、さらに溝３の上部の多結
晶Ｓｉ膜１０を除去してＣＶＤＳｉＯ２膜１１を埋め込
むことによって分離溝の側面にキャパシターを形成する
（第２図Ｃ）。
てキャパシター絶縁膜となる薄い５ｉ０２膜９を形成し
た後、ｎ形不純物であるｐを添加した多結晶Ｓｉ膜１０
を形成しエッチバック法を用いることによって溝３内に
多結晶Ｓｉ膜１０を埋め込み、さらに溝３の上部の多結
晶Ｓｉ膜１０を除去してＣＶＤＳｉＯ２膜１１を埋め込
むことによって分離溝の側面にキャパシターを形成する
（第２図Ｃ）。
発明が解決しようとする問題点
溝３の側壁を形成するＳｉ基板に人Ｓを添加する方法の
なかでイオン注入法は不純物の濃度、拡散深さを最も精
度良く制御できる方法であるが、溝３の幅が狭くかつ深
い場合には所望の景のＡｓイオンを添加するのが困難に
なる。
なかでイオン注入法は不純物の濃度、拡散深さを最も精
度良く制御できる方法であるが、溝３の幅が狭くかつ深
い場合には所望の景のＡｓイオンを添加するのが困難に
なる。
ＲＩＥ法でエツチングで形成した溝３の側壁は垂直に近
い角度でたっている。そのためイオン注入時に加速され
て飛来するイオンビームに対してＳｉ基板１をたとえば
８度だけ傾けて前記側壁に斜め方向からＡｓイオンを注
入することによって側壁に注入されるような工夫がなさ
れているが、それでも溝の底に近い側壁には注入されに
くいという問題が残る。キャパシターの蓄積電荷量を多
くするためには前記溝３を深くしてキャパシターが形成
される溝側壁の面積を増大させる必要があり、いっそう
底に近い側壁への人Ｓの添加が大きな問題となる。
い角度でたっている。そのためイオン注入時に加速され
て飛来するイオンビームに対してＳｉ基板１をたとえば
８度だけ傾けて前記側壁に斜め方向からＡｓイオンを注
入することによって側壁に注入されるような工夫がなさ
れているが、それでも溝の底に近い側壁には注入されに
くいという問題が残る。キャパシターの蓄積電荷量を多
くするためには前記溝３を深くしてキャパシターが形成
される溝側壁の面積を増大させる必要があり、いっそう
底に近い側壁への人Ｓの添加が大きな問題となる。
本発明は深い溝の側壁にも人Ｓイオンを十分に注入でき
る製造方法を提供しようとするものである。
る製造方法を提供しようとするものである。
問題点を解決するための手段
上記問題を解決するため本発明では、溝を形成した抜溝
の底面に後で実施する第１のイオン注入の飛程（Ｒｐ）
よシも十分大なる厚さの絶縁膜を形成し、次に半導体基
面と垂直な方向に低加速エネルギーで第１のイオン注入
を実施する。続いて半導体基板表面に垂直な方向から傾
いた方向に加速した第２のイオン注入を実施し第１ 、
第２の両イオン注入によって溝側壁の全面にわたる不純
物層を形成する。
の底面に後で実施する第１のイオン注入の飛程（Ｒｐ）
よシも十分大なる厚さの絶縁膜を形成し、次に半導体基
面と垂直な方向に低加速エネルギーで第１のイオン注入
を実施する。続いて半導体基板表面に垂直な方向から傾
いた方向に加速した第２のイオン注入を実施し第１ 、
第２の両イオン注入によって溝側壁の全面にわたる不純
物層を形成する。
作用
上記の本発明によると、溝の底面に形成された絶縁膜中
に第１のイオン注入によシ注入されたイオンの電荷は移
動や中和されることが々いため絶縁膜は帯電する。絶縁
膜表面近傍に帯電した電荷量が多くなると絶縁膜の近傍
に強い静電界が形成されるためそれ以後に絶縁膜の近傍
まで飛来してきたイオンはその飛来方向を曲げられて底
面に注入されずに側壁に注入される。
に第１のイオン注入によシ注入されたイオンの電荷は移
動や中和されることが々いため絶縁膜は帯電する。絶縁
膜表面近傍に帯電した電荷量が多くなると絶縁膜の近傍
に強い静電界が形成されるためそれ以後に絶縁膜の近傍
まで飛来してきたイオンはその飛来方向を曲げられて底
面に注入されずに側壁に注入される。
イオンが注入された絶縁膜が帯電することによる静電界
でイオンの飛来方向が大きく曲げられる現象は従来から
絶縁膜を有する半導体基板に低加速エネルギーで高ドー
ズ量のイオン注入を行う際に生じる現象として知られて
おり、通常のイオン注入においては大きな問題となる現
象であるが、本発明はこの現象を効果的に利用するもの
である。
でイオンの飛来方向が大きく曲げられる現象は従来から
絶縁膜を有する半導体基板に低加速エネルギーで高ドー
ズ量のイオン注入を行う際に生じる現象として知られて
おり、通常のイオン注入においては大きな問題となる現
象であるが、本発明はこの現象を効果的に利用するもの
である。
実施例
本発明の一実施例を第１図を参照しながら説明する。前
述の従来の技術を説明する際に用いた第２図と同一のも
のは同一番号で呼び１さらに１２は多結晶Ｓｉ膜、５は
溝底面に形成したＣＶＤ５ｉＱ□膜、７は垂直方向に注
入された人Ｓイオン、８は斜め方向から注入された人Ｓ
イオンである。
述の従来の技術を説明する際に用いた第２図と同一のも
のは同一番号で呼び１さらに１２は多結晶Ｓｉ膜、５は
溝底面に形成したＣＶＤ５ｉＱ□膜、７は垂直方向に注
入された人Ｓイオン、８は斜め方向から注入された人Ｓ
イオンである。
ｐ形Ｓｉ基板１に形成されたＳｉＯ□膜２．イオン注入
による帯電を防ぐだめの多結晶Ｓｉ膜１２゜ｃｖｎｓ工
０２ 膜２２を写真蝕刻法で形成したホトレジストパ
ターンをマスクにＲＩＭ法を用いて選択的にエツチング
した後、 ＣＶＤＳｉＯ２膜２２をマスクに８１基板１
をエツチングして幅０．７μｍ 、深さ４μｍの溝３を
形成する（第１図＆）。
による帯電を防ぐだめの多結晶Ｓｉ膜１２゜ｃｖｎｓ工
０２ 膜２２を写真蝕刻法で形成したホトレジストパ
ターンをマスクにＲＩＭ法を用いて選択的にエツチング
した後、 ＣＶＤＳｉＯ２膜２２をマスクに８１基板１
をエツチングして幅０．７μｍ 、深さ４μｍの溝３を
形成する（第１図＆）。
Ｂイオンを垂直方向に注入して溝３の底面をなすＳｉ基
板１中にｐ形の不純物層４を形成した後、底面上の厚さ
が０．２μｍのＣＶＤ５ ｉｏ 、、 膜を形成し溝
３の側壁上のＣＶＤＳｉＯ２膜をエツチングして溝３の
底面にのみＣＶＤ５ｉＯ２膜５を残す（第１図ｂ）。
板１中にｐ形の不純物層４を形成した後、底面上の厚さ
が０．２μｍのＣＶＤ５ ｉｏ 、、 膜を形成し溝
３の側壁上のＣＶＤＳｉＯ２膜をエツチングして溝３の
底面にのみＣＶＤ５ｉＯ２膜５を残す（第１図ｂ）。
そのためにはホトレジストを塗布し続いてエツチングし
て溝３の底面上にのみホトレジストを残した後、等方向
なエツチングにより溝３側壁上のＣＶＤＳｉＯ２膜のみ
をエツチングする。
て溝３の底面上にのみホトレジストを残した後、等方向
なエツチングにより溝３側壁上のＣＶＤＳｉＯ２膜のみ
をエツチングする。
次に溝形成のエツチング時にマスクとなったＣＶＤ５ｉ
Ｏ□膜２２を除去して多結晶Ｓｉ膜１２を露出させた後
、Ｓ１基板１に垂直な方向に２０ＫＶで加速したドーズ
量１ｘ １ｏ１５／ｃＡの人Ｓイオン７を注入すると、
ＣＶＤＳｉＯ２膜５の表面近傍に電荷が蓄積されて強
い静電界を生じ、その後に底面近くに飛来したＡｓ イ
オンはこの静電界により飛来方向を曲げられて側壁に注
入されｎ形不純物層６が形成される（Ｃ）。
Ｏ□膜２２を除去して多結晶Ｓｉ膜１２を露出させた後
、Ｓ１基板１に垂直な方向に２０ＫＶで加速したドーズ
量１ｘ １ｏ１５／ｃＡの人Ｓイオン７を注入すると、
ＣＶＤＳｉＯ２膜５の表面近傍に電荷が蓄積されて強
い静電界を生じ、その後に底面近くに飛来したＡｓ イ
オンはこの静電界により飛来方向を曲げられて側壁に注
入されｎ形不純物層６が形成される（Ｃ）。
続いて８１基板１に垂直な方向から８度だけ傾いた方向
に５０ＫＶで加速したドーズ量５×１０１４／ ｃＡの
人Ｓイオン８を注入して側壁の上方にｎ形不純物拡散層
６を形成する。
に５０ＫＶで加速したドーズ量５×１０１４／ ｃＡの
人Ｓイオン８を注入して側壁の上方にｎ形不純物拡散層
６を形成する。
以上の２回の人Ｓイオン注入により溝３の側壁全面にわ
たってｎ形不純物層６が形成される（ｄ）。
たってｎ形不純物層６が形成される（ｄ）。
あとは従来の技術と同時に１溝３の側壁にキャパシター
絶縁膜として厚さｓｎｍのＳｉｎ、、膜９を形成した後
、厚さ０．７μｍの多結晶Ｓｉ膜を形成してからエッチ
バック法を用いて溝３内を多結晶Ｓ１膜１０で埋め、さ
らに溝３上部にＣＶＤ５ｉＯ２膜１１を埋めて側壁にキ
ャパシターが形成された分離溝を形成する（第１図０ン
。
絶縁膜として厚さｓｎｍのＳｉｎ、、膜９を形成した後
、厚さ０．７μｍの多結晶Ｓｉ膜を形成してからエッチ
バック法を用いて溝３内を多結晶Ｓ１膜１０で埋め、さ
らに溝３上部にＣＶＤ５ｉＯ２膜１１を埋めて側壁にキ
ャパシターが形成された分離溝を形成する（第１図０ン
。
その後は能動領域のＳｉ基板を露出させてＭＯＳトラン
ジスタを形成し、電極配線を形成することによってＤＲ
ＡＭを形成する。
ジスタを形成し、電極配線を形成することによってＤＲ
ＡＭを形成する。
以上に述べた実施例では溝の側壁にｎ形不純物であるＡ
ｓ イオンのみを注入しているが、これに限らず同様な
方法でｐ形不純物であるＢイオンなど他のあるいは複数
のイオンを注入することもできる。
ｓ イオンのみを注入しているが、これに限らず同様な
方法でｐ形不純物であるＢイオンなど他のあるいは複数
のイオンを注入することもできる。
また溝の底面に形成する絶縁膜もＣＶＤＳｉＯ２膜に限
らず溝の内壁を熱酸化して形成した５ｉ０２膜でも良く
、また溝底面をなすＳｉ基板にｐ形不純物層を形成する
際にＢドープト酸化膜を用いる場合にはこのＢドープト
酸化膜を溝底面に残しても良い。
らず溝の内壁を熱酸化して形成した５ｉ０２膜でも良く
、また溝底面をなすＳｉ基板にｐ形不純物層を形成する
際にＢドープト酸化膜を用いる場合にはこのＢドープト
酸化膜を溝底面に残しても良い。
発明の効果
本発明は、分離溝の側壁にキャパシターを形成する際に
、分離溝の側壁をなす８１基板に制御性の良いイオン注
入法により不純物層を形成することのできる製造方法を
提供し、小さなメモリーセル面積で大容量のＤＲＡＭの
製造を可能にするものである。
、分離溝の側壁をなす８１基板に制御性の良いイオン注
入法により不純物層を形成することのできる製造方法を
提供し、小さなメモリーセル面積で大容量のＤＲＡＭの
製造を可能にするものである。
第１図は本発明の一実施例のメモリーセルのキャパシタ
一部の工程断面図、第２図は従来の技術によるメモリー
セルのキャパシタ一部の工程断面図である。 ２．２１ ・・・・溝形成時にエツチングのマスクとな
る５１ｏ２膜１３・・・・・・キャパシターを形成する
溝、６・・・・・・溝の底面に形成された絶縁膜、６・
・・・・溝の側面にイオン注入により形成された基板と
反対導電型不純物層１了、８・・・・・・人Ｓイオン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ８ （Ａ玉）
一部の工程断面図、第２図は従来の技術によるメモリー
セルのキャパシタ一部の工程断面図である。 ２．２１ ・・・・溝形成時にエツチングのマスクとな
る５１ｏ２膜１３・・・・・・キャパシターを形成する
溝、６・・・・・・溝の底面に形成された絶縁膜、６・
・・・・溝の側面にイオン注入により形成された基板と
反対導電型不純物層１了、８・・・・・・人Ｓイオン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ８ （Ａ玉）
Claims (1)
- 第１の絶縁膜、第１の半導体膜を有し、所定の領域に溝
が形成されている一導電型の半導体基板を準備し、前記
半導体基板の前記溝底面に第２の絶縁膜を形成する工程
、前記半導体基板に略垂直な方向に飛程が前記第２の絶
縁膜の厚さより小となる加速エネルギーの不純物イオン
を注入する工程、前記半導体基板に垂直な方向から所定
の角度だけ傾けた方向に不純物イオンを注入する工程、
前記半導体基板の前記溝内壁に第３の絶縁膜を形成した
後、前記溝を半導体膜で埋める工程を備えてなることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122501A JPS62279666A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122501A JPS62279666A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279666A true JPS62279666A (ja) | 1987-12-04 |
Family
ID=14837404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122501A Pending JPS62279666A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997000536A1 (en) * | 1995-06-14 | 1997-01-03 | Totem Semiconductor Ltd | Semiconductor device fabrication |
| US8710621B2 (en) | 2010-07-21 | 2014-04-29 | Panasonic Corporation | Bipolar transistor with diffused layer between deep trench sidewall and collector diffused layer |
-
1986
- 1986-05-28 JP JP61122501A patent/JPS62279666A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997000536A1 (en) * | 1995-06-14 | 1997-01-03 | Totem Semiconductor Ltd | Semiconductor device fabrication |
| US6274437B1 (en) | 1995-06-14 | 2001-08-14 | Totem Semiconductor Limited | Trench gated power device fabrication by doping side walls of partially filled trench |
| US8710621B2 (en) | 2010-07-21 | 2014-04-29 | Panasonic Corporation | Bipolar transistor with diffused layer between deep trench sidewall and collector diffused layer |
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