JPS63197332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63197332A JPS63197332A JP62030355A JP3035587A JPS63197332A JP S63197332 A JPS63197332 A JP S63197332A JP 62030355 A JP62030355 A JP 62030355A JP 3035587 A JP3035587 A JP 3035587A JP S63197332 A JPS63197332 A JP S63197332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に半導体基板
に形成した溝側壁にキャパシターを形成・するメモリー
素子の製造方法に関する。
に形成した溝側壁にキャパシターを形成・するメモリー
素子の製造方法に関する。
従来の技術
半導体装置の中でもダイナミックメモリー（ＤＲＡＭ
）はその容量増大のために量も微細化が要求されるもの
の一つであり、そのためには狭くて深い溝の側壁に電荷
を蓄えるトレンチキャパシターが提案され、その構造あ
るいは製造方法が試みられている。
）はその容量増大のために量も微細化が要求されるもの
の一つであり、そのためには狭くて深い溝の側壁に電荷
を蓄えるトレンチキャパシターが提案され、その構造あ
るいは製造方法が試みられている。
これらのなかで素子間を電気的に分離するだめの分離溝
の側壁をキャパシターとして利用する方法は小さなメモ
リーセル面積で大きな蓄積電荷が得られるため、大容量
ＤＲＡＭを実現する有効な方法である。
の側壁をキャパシターとして利用する方法は小さなメモ
リーセル面積で大きな蓄積電荷が得られるため、大容量
ＤＲＡＭを実現する有効な方法である。
以下に分離溝の側壁にキャパシターを形成する従来の技
術を説明する。
術を説明する。
第２図において６はマスクとなる５１０２膜や多結晶Ｓ
ｉ膜およびＳｉ基板に形成した溝６，９は各々ｎ形、ｐ
形不純物層である。
ｉ膜およびＳｉ基板に形成した溝６，９は各々ｎ形、ｐ
形不純物層である。
表面Ｋ Ｓｉｎ□膜２．多結晶ｓｉ膜３． ＣＶＤＳｉ
Ｏ２膜４を形成したｐ形Ｓｉ基板１に写真蝕刻法で形成
したホトレジスト（図示せず）をマスクにしてＣＶ Ｄ
Ｓｉｎ□膜４．多結晶８ｉ膜３．ＳｉＯ２膜２を反応
性イオンエツチング（ＲＩＩＥ ）法でエツチングし、
さらにＣＶ Ｄ ＳｉＯ□膜４をマスクにして８ｉ基板
１をエツチングすることによって溝６を形成する（第２
図ａ）。
Ｏ２膜４を形成したｐ形Ｓｉ基板１に写真蝕刻法で形成
したホトレジスト（図示せず）をマスクにしてＣＶ Ｄ
Ｓｉｎ□膜４．多結晶８ｉ膜３．ＳｉＯ２膜２を反応
性イオンエツチング（ＲＩＩＥ ）法でエツチングし、
さらにＣＶ Ｄ ＳｉＯ□膜４をマスクにして８ｉ基板
１をエツチングすることによって溝６を形成する（第２
図ａ）。
適切な洗浄の後溝６の側壁（をなすＳ１基板）Ｋｎ形不
純物を添加しｎ形不純物層６を形成する（第２図ｂ）。
純物を添加しｎ形不純物層６を形成する（第２図ｂ）。
このときに形成されるｎ形不純物層６は薄いほうが望ま
しいためＳｉ中の拡散係数の小さいムＳがｎ形不純物と
して選ばれることが多く。
しいためＳｉ中の拡散係数の小さいムＳがｎ形不純物と
して選ばれることが多く。
その添加方法はたとえば溝６の側壁に対して斜めの方向
に加速したイオンを照射する方法、ム８を含む５ｉｎ２
膜（ムＳガラス膜）を溝６側壁上に形成し熱処理によっ
てムＳを熱拡散させる方法、ムＳを含む雰囲気中でＳｉ
基板１を加熱して直接溝６側壁にムＳを熱拡散させる方
法等が用いられる。
に加速したイオンを照射する方法、ム８を含む５ｉｎ２
膜（ムＳガラス膜）を溝６側壁上に形成し熱処理によっ
てムＳを熱拡散させる方法、ムＳを含む雰囲気中でＳｉ
基板１を加熱して直接溝６側壁にムＳを熱拡散させる方
法等が用いられる。
次に溝５の底面（をなす８１基板１中）にＢを添加して
ｐ形不純物層９を形成し、電気的な分離を図る（第２図
Ｇ）。Ｂの添加方法は溝３の側壁に添加されないように
Ｓ１基板１表面に垂直な方向にＢイオンを照射し、すで
に底面に形成されたｎ形不純物層のｎ形不純物よりも十
分多い量だけ添加する方法が用いられている。
ｐ形不純物層９を形成し、電気的な分離を図る（第２図
Ｇ）。Ｂの添加方法は溝３の側壁に添加されないように
Ｓ１基板１表面に垂直な方向にＢイオンを照射し、すで
に底面に形成されたｎ形不純物層のｎ形不純物よりも十
分多い量だけ添加する方法が用いられている。
続いて溝６側壁表面に熱酸化法によってキャパシター絶
縁膜となる薄い５ｉＯ７膜１ｏを形成した後、ｎ形不純
物であるｐを添加した多結晶Ｓｉ膜を形成しエッチバッ
ク法を用いることによって溝６内に多結晶Ｓ１膜１２を
埋め込み、さらに溝３の上部多結晶Ｓｉ膜１２を除去し
てＣＶ Ｄ ＳｉＯ□膜１３全１３むことによって分離
溝の側壁にキャパシターを形成する（第２図ｄ）。
縁膜となる薄い５ｉＯ７膜１ｏを形成した後、ｎ形不純
物であるｐを添加した多結晶Ｓｉ膜を形成しエッチバッ
ク法を用いることによって溝６内に多結晶Ｓ１膜１２を
埋め込み、さらに溝３の上部多結晶Ｓｉ膜１２を除去し
てＣＶ Ｄ ＳｉＯ□膜１３全１３むことによって分離
溝の側壁にキャパシターを形成する（第２図ｄ）。
発明が解決しようとする問題点
前述の従来の製造方法で、チャンネルストッパーたるｐ
形不純物層を形成するため溝６の底面にＢイオンを添加
する際に、たとえＳｉ基板１表面に垂直な方向に照射し
ても溝６の側壁が垂直でない場合には側壁の一部にも添
加される（第１図０）。
形不純物層を形成するため溝６の底面にＢイオンを添加
する際に、たとえＳｉ基板１表面に垂直な方向に照射し
ても溝６の側壁が垂直でない場合には側壁の一部にも添
加される（第１図０）。
ところが溝６を形成する際前述のようにＣＶＤ５ｉＯ□
膜４等をマスクにＲＩＩＥ法でＳｉ基板１を選択的にエ
ツチングすると側壁が垂直にならず傾斜することが多い
。しかも溝の上部より下部の方が狭くなることが多く、
このように側壁が傾斜した溝５にはＢイオンが添加され
てしまう。溝５の側壁はキャパシターの電極となるべく
浅いｎ形不純物層６が形成されているが、このｎ形不純
物層６の前記Ｂイオンが添加された部分はｐ形に変換さ
れ、したがってキャパシターの電極面積が減少し容量が
減るため所望の電荷量を蓄積できないという問題を生じ
、蓄積される電荷量が減少するとα粒子等の影響を受け
やすくなるなど半導体装置の信頼性を低下させてしまう
。
膜４等をマスクにＲＩＩＥ法でＳｉ基板１を選択的にエ
ツチングすると側壁が垂直にならず傾斜することが多い
。しかも溝の上部より下部の方が狭くなることが多く、
このように側壁が傾斜した溝５にはＢイオンが添加され
てしまう。溝５の側壁はキャパシターの電極となるべく
浅いｎ形不純物層６が形成されているが、このｎ形不純
物層６の前記Ｂイオンが添加された部分はｐ形に変換さ
れ、したがってキャパシターの電極面積が減少し容量が
減るため所望の電荷量を蓄積できないという問題を生じ
、蓄積される電荷量が減少するとα粒子等の影響を受け
やすくなるなど半導体装置の信頼性を低下させてしまう
。
問題点を解決するだめの手段
本発明の製造方法は、溝の底面にチャンネルストッパー
を形成する際に、溝の底面には殆んど形成せすて側壁上
部に所定の厚さの薄膜を形成して溝の開口をせばめた後
、Ｓｉ基板と同一導電形不純物イオンをＳｉ基板表面に
略垂直な方向に照射することによって鵜の開口を通って
飛来した前記不純物イオンを溝の底面に添加することを
特徴とする。
を形成する際に、溝の底面には殆んど形成せすて側壁上
部に所定の厚さの薄膜を形成して溝の開口をせばめた後
、Ｓｉ基板と同一導電形不純物イオンをＳｉ基板表面に
略垂直な方向に照射することによって鵜の開口を通って
飛来した前記不純物イオンを溝の底面に添加することを
特徴とする。
溝の側面上部に上記の薄膜を形成するには段差被膜性の
悪い薄膜形成方法、たとえば大気圧下で０ＣＶＤ法によ
り５ｉｎ２膜（常圧ＣＶ Ｄ ５ｉｎ２膜）等を形成す
ると溝の幅が狭い場合には溝のない平坦部及び溝の上部
側壁にはＣＶ Ｄ ５ｉｎ２膜が形成されるが溝の下部
側壁あるいは底面には殆んど形成されることがない。こ
の溝の上部側壁に形成される常圧ＣＶＤ５ｉＯ□膜は、
平坦部のＣＶＤ５ｉＯ□膜が延在してひさし状になって
形成されたものである。
悪い薄膜形成方法、たとえば大気圧下で０ＣＶＤ法によ
り５ｉｎ２膜（常圧ＣＶ Ｄ ５ｉｎ２膜）等を形成す
ると溝の幅が狭い場合には溝のない平坦部及び溝の上部
側壁にはＣＶ Ｄ ５ｉｎ２膜が形成されるが溝の下部
側壁あるいは底面には殆んど形成されることがない。こ
の溝の上部側壁に形成される常圧ＣＶＤ５ｉＯ□膜は、
平坦部のＣＶＤ５ｉＯ□膜が延在してひさし状になって
形成されたものである。
またスパンタリング等他の薄膜形成方法でも形成条件を
選ぶことにより、同様に溝の底面には殆んど形成されず
に溝上部の側壁に所定の厚さの５ｉｎ２膜等の薄膜を形
成することができる。
選ぶことにより、同様に溝の底面には殆んど形成されず
に溝上部の側壁に所定の厚さの５ｉｎ２膜等の薄膜を形
成することができる。
作用
上記の薄膜が形成された溝を有する８１基板表面に略垂
直な方向に加速された不純物イオンは溝開口の略直下に
のみ照射される。したがって溝の側面に形成された薄膜
によってせばめられた開口幅が溝底面の幅よりも小であ
れば、Ｂイオンは底面に添加されるだけで、溝の側壁に
は添加されることがない。たとえ前記開口幅が溝底面の
幅よりも大きくても、あるいは照射される角度が垂直方
向から少し傾いてもＢイオンが添加される側壁は溝の底
面に近い部分だけに限定される。
直な方向に加速された不純物イオンは溝開口の略直下に
のみ照射される。したがって溝の側面に形成された薄膜
によってせばめられた開口幅が溝底面の幅よりも小であ
れば、Ｂイオンは底面に添加されるだけで、溝の側壁に
は添加されることがない。たとえ前記開口幅が溝底面の
幅よりも大きくても、あるいは照射される角度が垂直方
向から少し傾いてもＢイオンが添加される側壁は溝の底
面に近い部分だけに限定される。
したがって溝側壁に反対導電型不純物が添加されること
で形成されたキャパシターの電極面積が減少することが
なく、たとえ減少してもその減少分は小さい。
で形成されたキャパシターの電極面積が減少することが
なく、たとえ減少してもその減少分は小さい。
実施例
以下に第１図の工程断面図にもとすいて本発明の一実施
例を説明する。
例を説明する。
第１図において１はｐ形Ｓｉ基板、５はマスクとなるＳ
ｉｏ２膜や多結晶Ｓｉ膜およびＳｉ基板に形成した溝、
６はｎ形不純物層、７は常圧ＣＶＤ５ｉＯ□膜、８はＢ
イオンで９はｐ形不純物層である。
ｉｏ２膜や多結晶Ｓｉ膜およびＳｉ基板に形成した溝、
６はｎ形不純物層、７は常圧ＣＶＤ５ｉＯ□膜、８はＢ
イオンで９はｐ形不純物層である。
ｐ形Ｓ工基板の表面に形成したＳｉＯ□膜２．多結晶Ｓ
ｉ膜３．ＣＶＤ５ＬＯ□膜４の分離領域をホトレジスト
パターンをマスクに反応性イオンエッチ（ＲＩＢ）法に
よりエツチングし、ホトレジストを除去した後ＣＶ Ｄ
ＳｉＯ□膜４をマスクにして８１基板１をエツチング
して開口部の幅０．８μｍ。
ｉ膜３．ＣＶＤ５ＬＯ□膜４の分離領域をホトレジスト
パターンをマスクに反応性イオンエッチ（ＲＩＢ）法に
よりエツチングし、ホトレジストを除去した後ＣＶ Ｄ
ＳｉＯ□膜４をマスクにして８１基板１をエツチング
して開口部の幅０．８μｍ。
深さ３μｍの溝５を形成する（第１図ａ）。溝６の側壁
は傾斜しており底面の：＠は０．５μｍになっている。
は傾斜しており底面の：＠は０．５μｍになっている。
次に溝６の側壁、底面にｎ形不純物であるムＳを添加し
深さ０．１６μｍのｎ形不純物層６を形成する。ＡＳの
添加にはムＳイオンの注入あるいはＡｓガラスからの熱
拡散等どの方法でも良い。次に再ｉＲｒ Ｋ法で溝の底
面のＳｉ基板を０．３μｍだけエツチングして底面のｎ
形不純物層を除去する（第１図ｂ）。
深さ０．１６μｍのｎ形不純物層６を形成する。ＡＳの
添加にはムＳイオンの注入あるいはＡｓガラスからの熱
拡散等どの方法でも良い。次に再ｉＲｒ Ｋ法で溝の底
面のＳｉ基板を０．３μｍだけエツチングして底面のｎ
形不純物層を除去する（第１図ｂ）。
大気圧下でのＣＶＤ法（常圧ＣＶＤ法）で平坦なＳｉ基
板表面での厚さが０．３μｍの３ｉ０□膜（常圧ＣＶ
Ｄ ＳｉＯ□膜）７を形成する。常圧ＣＶＤ法では反応
ガスが狭くて深い溝６内には十分入りきらず、一方溝５
の上部端での反応速度が大きいため溝の上部側壁には厚
さ０．２５μｍ の常圧０ＶＤＳｉＯ□膜７が形成され
るが溝側壁の下方あるいは底面には殆ど形成されること
がなく、これによって溝６の開口部は０．３μｍに狭め
られる。次にＳｉ基板１の表面に略垂直な方向に５０Ｋ
ｅＶ のエネルギーの加速したＢイオン８を照射すると
溝６０幅０．３μｍに狭められた開口部を通って飛来し
たＢイオンが溝の底面にのみ添加されてｐ形不純物層９
を形成する（第１図Ｃ）。一方溝６の側壁はその上部に
形成された常圧Ｃｊ Ｖ Ｄ ＳｉＯ□膜７にはばまれ
てＢイオンが添加されないため、すでに形成されたｎ形
不純物層６がｐ形に反転されることがない。
板表面での厚さが０．３μｍの３ｉ０□膜（常圧ＣＶ
Ｄ ＳｉＯ□膜）７を形成する。常圧ＣＶＤ法では反応
ガスが狭くて深い溝６内には十分入りきらず、一方溝５
の上部端での反応速度が大きいため溝の上部側壁には厚
さ０．２５μｍ の常圧０ＶＤＳｉＯ□膜７が形成され
るが溝側壁の下方あるいは底面には殆ど形成されること
がなく、これによって溝６の開口部は０．３μｍに狭め
られる。次にＳｉ基板１の表面に略垂直な方向に５０Ｋ
ｅＶ のエネルギーの加速したＢイオン８を照射すると
溝６０幅０．３μｍに狭められた開口部を通って飛来し
たＢイオンが溝の底面にのみ添加されてｐ形不純物層９
を形成する（第１図Ｃ）。一方溝６の側壁はその上部に
形成された常圧Ｃｊ Ｖ Ｄ ＳｉＯ□膜７にはばまれ
てＢイオンが添加されないため、すでに形成されたｎ形
不純物層６がｐ形に反転されることがない。
その後は常ＩＥＪ ”ｉ Ｄ Ｓｉｎ□Ｈ７，ＣＶ Ｄ
５ｉｎ２膜４を除去し、キャパシター絶縁膜となる厚
さ１０ｎｍの５１０２膜１０を熱酸化法で形成し、キャ
パシター電極となる多結晶Ｓｉ膜１１を形成する（第１
図ｄ）。厚さがたとえば２１ｔｍと厚いと多結晶Ｓｉ膜
１１は溝上に小さな凹部を残す程度に溝６を埋めること
ができる。また多結晶Ｓｉ膜１１にはｎ形不純物である
ｐが添加されて導電性が高められている。
５ｉｎ２膜４を除去し、キャパシター絶縁膜となる厚
さ１０ｎｍの５１０２膜１０を熱酸化法で形成し、キャ
パシター電極となる多結晶Ｓｉ膜１１を形成する（第１
図ｄ）。厚さがたとえば２１ｔｍと厚いと多結晶Ｓｉ膜
１１は溝上に小さな凹部を残す程度に溝６を埋めること
ができる。また多結晶Ｓｉ膜１１にはｎ形不純物である
ｐが添加されて導電性が高められている。
多結晶Ｓｉ膜１１を表面からＲＩＢ法でエツチングする
ことにより溝内にのみ多結晶Ｓｉ膜１２を残す。この溝
内に埋め込まれた多結晶Ｓ１膜１２の表面をＳｉ基板１
の平坦部（能動領域）の表面より０．６μｍ低くなるよ
うに堀り下げ、ｃｖｎＳｉＯ２膜を形成し、ホトレジス
トを回転塗布して表面を平坦にした後にＲＩＢ法でエツ
チングするいわゆるエッチバック法により溝内にＧ Ｖ
Ｄ ５ｉｎ２膜１３を埋め込んで素子分離のための絶
縁膜とする（第１図ｅ）。
ことにより溝内にのみ多結晶Ｓｉ膜１２を残す。この溝
内に埋め込まれた多結晶Ｓ１膜１２の表面をＳｉ基板１
の平坦部（能動領域）の表面より０．６μｍ低くなるよ
うに堀り下げ、ｃｖｎＳｉＯ２膜を形成し、ホトレジス
トを回転塗布して表面を平坦にした後にＲＩＢ法でエツ
チングするいわゆるエッチバック法により溝内にＧ Ｖ
Ｄ ５ｉｎ２膜１３を埋め込んで素子分離のための絶
縁膜とする（第１図ｅ）。
ここまでの工程で側壁がキャパシターとなる分離溝が形
成される。
成される。
以後は通常のＭＯ５ＬＳＩの製造工程によりゲート絶縁
膜となるＳｉＯ□膜１４．多結晶Ｓ１膜よりなるゲート
電極１６や下部配線、ｎ形不純物層であるンース・ドレ
イン１６．さらに熱処理を施して表面の凹凸を平滑にし
たＢＰＳＧ膜よりなる層間絶縁膜１７を形成し、コンタ
クト窓を開口してムｌ電極配線を形成する（第１図ｆ）
。
膜となるＳｉＯ□膜１４．多結晶Ｓ１膜よりなるゲート
電極１６や下部配線、ｎ形不純物層であるンース・ドレ
イン１６．さらに熱処理を施して表面の凹凸を平滑にし
たＢＰＳＧ膜よりなる層間絶縁膜１７を形成し、コンタ
クト窓を開口してムｌ電極配線を形成する（第１図ｆ）
。
これらの工程に含まれる熱処理により分離溝下に形成さ
れたｐ形不純物層９のＢは横方向、深さ方向に拡散され
１分離溝の両側壁に形成されたキャパシター間を電気的
に分離するのに十分なチャンネルストッパーが形成され
る。
れたｐ形不純物層９のＢは横方向、深さ方向に拡散され
１分離溝の両側壁に形成されたキャパシター間を電気的
に分離するのに十分なチャンネルストッパーが形成され
る。
以上に述べた実施例では溝５の側壁にＢイオンが添加さ
れない十分な厚さの常圧ＯＶ Ｄ ＳｉＯ□屓Ｔが溝６
の側壁上部に形成されているが、常圧ＯＶ Ｄ ５ｉｎ
２膜７の厚さが小さい場合には側壁の底面に近い部分に
Ｂイオンが添加されることもある。しかしながらこの場
合でも従来の製造方法に比べるとその影響をはるかに小
さくすることができる。
れない十分な厚さの常圧ＯＶ Ｄ ＳｉＯ□屓Ｔが溝６
の側壁上部に形成されているが、常圧ＯＶ Ｄ ５ｉｎ
２膜７の厚さが小さい場合には側壁の底面に近い部分に
Ｂイオンが添加されることもある。しかしながらこの場
合でも従来の製造方法に比べるとその影響をはるかに小
さくすることができる。
またこの常圧ＣＶ Ｄ ＳｉＯ□膜７が溝６の底面に形
成されてもそれが加速されたＢイオンの多くを阻止する
ものでなければ何ら問題を生じるものではない。
成されてもそれが加速されたＢイオンの多くを阻止する
ものでなければ何ら問題を生じるものではない。
さらに常圧ＣＶＤ法の代りにＣＶＤ ５ｉｎ２膜の形成
によく用いられる減圧下でのＣＶＤ（ＬＰＣＶＤ ）法
、あるいはスパッタリング法等でも形成条件を選ぶこと
によって目的にかなったＳｉＯ□膜を形成することはで
きる。又薄膜としても５ｉｎ２膜に限られずに後で除去
する際に形成した溝に大きな影否を及ぼさない薄膜であ
れば他の絶縁膜、あるいは半導体膜や金属膜でもよい。
によく用いられる減圧下でのＣＶＤ（ＬＰＣＶＤ ）法
、あるいはスパッタリング法等でも形成条件を選ぶこと
によって目的にかなったＳｉＯ□膜を形成することはで
きる。又薄膜としても５ｉｎ２膜に限られずに後で除去
する際に形成した溝に大きな影否を及ぼさない薄膜であ
れば他の絶縁膜、あるいは半導体膜や金属膜でもよい。
発明の効果
以上のように本発明によれば、溝の底面をなす半導体基
板にチャンネルストッパーを形成するために不純物イオ
ンを照射する際に、溝の側壁にはその傾斜、形状によら
ず殆んｇ不純物が添加されないためこの側壁に形成され
たキャパシターの容量が減少することがない。したがっ
て十分な電荷量を蓄積できる信頼性の高いメモリー素子
を高歩留りで製造することができる。
板にチャンネルストッパーを形成するために不純物イオ
ンを照射する際に、溝の側壁にはその傾斜、形状によら
ず殆んｇ不純物が添加されないためこの側壁に形成され
たキャパシターの容量が減少することがない。したがっ
て十分な電荷量を蓄積できる信頼性の高いメモリー素子
を高歩留りで製造することができる。
第１図は本発明の一実施例の工程を示す断面図。
第２図は従来方法の部分的工程を示す断面図である。
１・・・・・・ｐ形Ｓｉ基板、５・・・・・・溝、６・
・・・・・ｎ形不純物層、７・・・・・・常圧ＣＶ Ｄ
５ｉｎ２膜、９・・・・・・ｐ形不純物層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ！・−Ｐ形δｉ基版第１図
ｌθ−８ｉＯｚ膜 ／−Ｆ形Ｓｉ基板
・・・・・ｎ形不純物層、７・・・・・・常圧ＣＶ Ｄ
５ｉｎ２膜、９・・・・・・ｐ形不純物層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ！・−Ｐ形δｉ基版第１図
ｌθ−８ｉＯｚ膜 ／−Ｆ形Ｓｉ基板
Claims (2)
- （１）一導電形半導体基板の表面に形成した絶縁膜をマ
スクにして分離領域の前記半導体基板をエッチングして
溝を形成する工程と、前記溝の底面にはほとんど形成す
ることなくこの溝側面上部に所定の厚さの薄膜を形成し
て前記溝の開口をせばめる工程と、前記半導体基板と同
一導電型の不純物イオンを加速し、前記半導体基板表面
に略垂直な方向に照射することにより前記溝の底面に前
記不純物イオンを添加する工程と、前記薄膜を除去する
工程と、前記溝の側壁および底面に絶縁膜を形成した後
前記溝内に導電体を埋込む工程よりなる半導体装置の製
造方法。 - （２）薄膜を段差被覆性の悪い薄膜形成方法で形成する
特許請求の範囲第（１）項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030355A JPS63197332A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030355A JPS63197332A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197332A true JPS63197332A (ja) | 1988-08-16 |
Family
ID=12301549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030355A Pending JPS63197332A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212172A (ja) * | 2008-03-03 | 2009-09-17 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-02-12 JP JP62030355A patent/JPS63197332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212172A (ja) * | 2008-03-03 | 2009-09-17 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
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