JPS62118566A - 半導体メモリ−の製造方法 - Google Patents
半導体メモリ−の製造方法Info
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- JPS62118566A JPS62118566A JP60257606A JP25760685A JPS62118566A JP S62118566 A JPS62118566 A JP S62118566A JP 60257606 A JP60257606 A JP 60257606A JP 25760685 A JP25760685 A JP 25760685A JP S62118566 A JPS62118566 A JP S62118566A
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- JP
- Japan
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- groove
- etching
- semiconductor substrate
- embedded layer
- film
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体メモリーセルで耐α線ソフトエラー性向上のため
のトレンチキャパシタ構造において、溝形成の異方性ド
ライエツチングの際に埋込み層に相当の空洞部を形成し
て溝の表面積を拡大する。
のトレンチキャパシタ構造において、溝形成の異方性ド
ライエツチングの際に埋込み層に相当の空洞部を形成し
て溝の表面積を拡大する。
本発明は、半導体メモリー、より詳しく述べるならば、
ＭＯ３型ダイナミックＲＡＭのメモリーセル（特に、Ｍ
ＯＳＦＥＴとキャパシタとからなるメモリーセル）に関
するものである。
ＭＯ３型ダイナミックＲＡＭのメモリーセル（特に、Ｍ
ＯＳＦＥＴとキャパシタとからなるメモリーセル）に関
するものである。
半導体メモリーは近年ますます高集積化、大容量化が図
られメガビットメモリーが開発されている。ひとつのＭ
ＯＳＦＥＴとひとつのキャパシタとからなる各メモリー
セルの微小化が試みられている（ずなわら、各セルをよ
り小さく形成するようになってきている、例えば、篠田
大三部： 趙Ｌｓ１時代・明日への展望、電子材料、Ｖ
ｏｌ’、２４、隘６、（１９８５年６月号）、〔工業調
査会） 、Ｐ、 ２２−２７参照）。
られメガビットメモリーが開発されている。ひとつのＭ
ＯＳＦＥＴとひとつのキャパシタとからなる各メモリー
セルの微小化が試みられている（ずなわら、各セルをよ
り小さく形成するようになってきている、例えば、篠田
大三部： 趙Ｌｓ１時代・明日への展望、電子材料、Ｖ
ｏｌ’、２４、隘６、（１９８５年６月号）、〔工業調
査会） 、Ｐ、 ２２−２７参照）。
セル面積が小さくなればそれだけキャパシタ容量も小さ
くなるので、信号電荷量の低下を抑えるため、またα綿
ソフトエラーに、ｌるイバ頼Ｍイ！（下の防止するため
に、３次元的な１・し・ン千型（溝堀勾型）キャパシタ
構造が採用されている。
くなるので、信号電荷量の低下を抑えるため、またα綿
ソフトエラーに、ｌるイバ頼Ｍイ！（下の防止するため
に、３次元的な１・し・ン千型（溝堀勾型）キャパシタ
構造が採用されている。
本発明者も特願昭６０−１７！１２８２号（昭和６０年
８月１６日出ＩＪｊ）にてドレンチア・イソレーション
およびトレンチキャパシタに共ｊ１ｎな溝を有する半導
体メモリーを提案している。この提案で番：ｌ、それま
でのメモリーセルの溝がほぼ真っずくな火点して形成さ
れてキャパシタ容Ｍ（すなわち、容璽部の面積）が溝深
さで規定されていたのを、キャパシタ容量をさらに大き
くするために溝の中央部を溝開口部より幅広としている
。
８月１６日出ＩＪｊ）にてドレンチア・イソレーション
およびトレンチキャパシタに共ｊ１ｎな溝を有する半導
体メモリーを提案している。この提案で番：ｌ、それま
でのメモリーセルの溝がほぼ真っずくな火点して形成さ
れてキャパシタ容Ｍ（すなわち、容璽部の面積）が溝深
さで規定されていたのを、キャパシタ容量をさらに大き
くするために溝の中央部を溝開口部より幅広としている
。
本発明者の提案した半導体メモリーを製造するために開
示した方法よりも溝形成の容易な方法を提案することが
、本発明の目的である。
示した方法よりも溝形成の容易な方法を提案することが
、本発明の目的である。
本発明の別の目的は、トレンチキャパシタの容量をさら
に大きくするために基板内で横方向空洞部のある溝を形
成して半導体メモリーを製造するノｓ−ンノ、を提案す
る、〕とである。
に大きくするために基板内で横方向空洞部のある溝を形
成して半導体メモリーを製造するノｓ−ンノ、を提案す
る、〕とである。
ｒ問題点を解決するだめの手段〕
Ｉ−述した「１的が、溝を形成してキャパシタ容量の増
大を図った１〜レンチキヤパシタ構造を有する゛１′−
導体メモリーの製造方法において、第一導電型の半導体
基板内に反対導電型の埋込み層を形成し、前記半導体基
４Ｈを異方性ドライエツチング法にて少なくとも前記押
込み層に達するまで選択的にエツチングし−（ｔｉｉｉ
記溝を形成し、この異方性エツチング時に前記押込み層
のエッチレートを前記半導体基板のエソチレーＩ・より
も大きくして該埋込み層に相当する空洞部を形成する工
程を含んでなることを特徴とする半導体メモリーの製造
方法によって構成される。
大を図った１〜レンチキヤパシタ構造を有する゛１′−
導体メモリーの製造方法において、第一導電型の半導体
基板内に反対導電型の埋込み層を形成し、前記半導体基
４Ｈを異方性ドライエツチング法にて少なくとも前記押
込み層に達するまで選択的にエツチングし−（ｔｉｉｉ
記溝を形成し、この異方性エツチング時に前記押込み層
のエッチレートを前記半導体基板のエソチレーＩ・より
も大きくして該埋込み層に相当する空洞部を形成する工
程を含んでなることを特徴とする半導体メモリーの製造
方法によって構成される。
以下、添付図面を参照して本発明の実施例によって本発
明の詳細な説明する。
明の詳細な説明する。
第１Ａ図〜第１Ｆ図は、本発明に係る製造方法での工程
を示す半導体メモリーセルの概略断面図 ゛である。
を示す半導体メモリーセルの概略断面図 ゛である。
まず、Ｐ型シリ：ｌン１ｉ結晶基板１ （第１Ａ図）に
埋込み層２形成のための不純物（ドナー）を所定位置に
導入する。次に、エピタキシャル成長法によって単結晶
基板１−トにＦ）型エピタキシャルシリコン層３を形成
する。このエピタキシャル成長時に既に導入した不純物
がエピタキシャル層３内に拡散して、第１Ａ図に示すよ
うなＮ°型埋込み層２が形成される。このようにして単
結晶基板１とエピタキシャル層３とからなるシリコン半
導体基板４が得られる。エビターシャル層３−１〕に耐
酸化膜である窒化珪素（ｓｋｉＮ４）１１り５化学的気
相成長（ＣＶｌｌ）法によって形成し、通常のリングラ
フィ技術により所定パターン番ン「る。
埋込み層２形成のための不純物（ドナー）を所定位置に
導入する。次に、エピタキシャル成長法によって単結晶
基板１−トにＦ）型エピタキシャルシリコン層３を形成
する。このエピタキシャル成長時に既に導入した不純物
がエピタキシャル層３内に拡散して、第１Ａ図に示すよ
うなＮ°型埋込み層２が形成される。このようにして単
結晶基板１とエピタキシャル層３とからなるシリコン半
導体基板４が得られる。エビターシャル層３−１〕に耐
酸化膜である窒化珪素（ｓｋｉＮ４）１１り５化学的気
相成長（ＣＶｌｌ）法によって形成し、通常のリングラ
フィ技術により所定パターン番ン「る。
次に、熱酸化処理によってシリコンを選ＩＲ的に酸化し
てアイソレーション川酸化膜（フィールドＳｉＯ□膜）
６を、第１Ｂ図に示すように、形成する。
てアイソレーション川酸化膜（フィールドＳｉＯ□膜）
６を、第１Ｂ図に示すように、形成する。
そして、全面にレジストなどのマスク膜７を形成する。
第１Ｃ図に示すように、マスク膜７に形成すべき溝の位
置にて窓８をあける。マスク膜７がフォトレジストであ
れば、所定パターンの露光および現像によって窓８を形
成する。ソリコンの異方性ドライエツチングを行なうた
めに、適切な反応性イオンエツチング（ＲＴＢ）装置に
半導体基板４を入れる。窒化珪素膜５をまずエツチング
除去し、続いてシリコンを反応性イオンエツチングによ
ってエピタ；トシャル層３を貫通して単結晶基板ｌに達
する溝９を形成する。反応性イオンエツチングはアル″
Ｙンのような不活性気体と塩素系ガスとの混合気体中で
行なわれ、エツチング装置の印加電圧が約０．１から０
．７５ワツト／ ｃＪであるのが好ましい。この反応性
エツチングでは不純物濃度の高い部分（すなわち、Ｎ″
領域はＰ″領、この実施例では理込み層２）のエッチレ
ートが低濃度部分のエッチレートよりも大きい作用のあ
ることを利用しており、エツチングによる溝がＮ１型埋
込み層２に達したときに、該埋込み層にて横方向（埋込
み層の長手方向）にエツチングが速く進行して空洞部１
０ （第１Ｃ図）を形成すること６．買する。
置にて窓８をあける。マスク膜７がフォトレジストであ
れば、所定パターンの露光および現像によって窓８を形
成する。ソリコンの異方性ドライエツチングを行なうた
めに、適切な反応性イオンエツチング（ＲＴＢ）装置に
半導体基板４を入れる。窒化珪素膜５をまずエツチング
除去し、続いてシリコンを反応性イオンエツチングによ
ってエピタ；トシャル層３を貫通して単結晶基板ｌに達
する溝９を形成する。反応性イオンエツチングはアル″
Ｙンのような不活性気体と塩素系ガスとの混合気体中で
行なわれ、エツチング装置の印加電圧が約０．１から０
．７５ワツト／ ｃＪであるのが好ましい。この反応性
エツチングでは不純物濃度の高い部分（すなわち、Ｎ″
領域はＰ″領、この実施例では理込み層２）のエッチレ
ートが低濃度部分のエッチレートよりも大きい作用のあ
ることを利用しており、エツチングによる溝がＮ１型埋
込み層２に達したときに、該埋込み層にて横方向（埋込
み層の長手方向）にエツチングが速く進行して空洞部１
０ （第１Ｃ図）を形成すること６．買する。
このようなシリコンの反応Ｐ１イオンエツチングについ
ては、例えば、特公昭５６５３１（ｆｉ 、’を号にも
開示されている。なお、第ｔ Ｃ図で空洞部１０のｒ？
１１囲にあるＮ゛層２埋込み層の一部であっ−（埋込み
層からシリコンエピタキシャル層３および昨結晶基板Ｉ
への不純物浦Ｉ「が低下している遷移部分である。
ては、例えば、特公昭５６５３１（ｆｉ 、’を号にも
開示されている。なお、第ｔ Ｃ図で空洞部１０のｒ？
１１囲にあるＮ゛層２埋込み層の一部であっ−（埋込み
層からシリコンエピタキシャル層３および昨結晶基板Ｉ
への不純物浦Ｉ「が低下している遷移部分である。
マスク膜７の除去後に、窒化珪素膜５も適切なエツチン
グ方法で除去する。そして、第１ｒ′）図に示すように
、シリコンの熱酸化によって表出しているシリコン全面
に絶縁膜である二酸化珪素（ＳｉＯ２）膜１１を形成す
る。この絶縁＋１９１１はキャパシタの電荷蓄積の誘電
体であり、空洞部６を含む溝９の側面におよびエピタキ
シャル層３のＬ面に形成されている。
グ方法で除去する。そして、第１ｒ′）図に示すように
、シリコンの熱酸化によって表出しているシリコン全面
に絶縁膜である二酸化珪素（ＳｉＯ２）膜１１を形成す
る。この絶縁＋１９１１はキャパシタの電荷蓄積の誘電
体であり、空洞部６を含む溝９の側面におよびエピタキ
シャル層３のＬ面に形成されている。
次に、キャパシタプレートを構成するドープト多結晶シ
リコン膜（ドナー含有ポリシリコン１１り）１２ （第
１Ｅ図）をＣＶＤ法、好ましくは、ｉｌ正圧ＣＶＤ法よ
って絶縁膜１１上全面に形成する。この多結晶シリコン
膜１２を公知のりソグラフィ技術（例えば、フォトエツ
チング法）によって所定パターンによる熱酸化処理と再
び施こして、多結晶シリコン膜」２−ヒに薄いＳｉＯ□
膜（図示せず）を形成し２、このときに多結晶シリコン
膜１２中に含有されＣいる不純物（ドナー）が絶縁膜１
１を通って半導体基板４ （すなわち、エピタキシャル
層３および単結晶基板１）内へ拡散して溝の周囲にＮ′
領域１３が形成される。次に、溝内を埋めるように全表
面上にＣＶＤ法によって多結晶シリコン膜１４を形成し
、ＲＩＥ法によって表出している多結晶シリコンをエツ
チング除去して、第１Ｅ図に示すように構内のみに多結
晶シリコン膜１４を残す。このＲＩＥではＳｉＯ□膜が
ストッパとして働くことになる。
リコン膜（ドナー含有ポリシリコン１１り）１２ （第
１Ｅ図）をＣＶＤ法、好ましくは、ｉｌ正圧ＣＶＤ法よ
って絶縁膜１１上全面に形成する。この多結晶シリコン
膜１２を公知のりソグラフィ技術（例えば、フォトエツ
チング法）によって所定パターンによる熱酸化処理と再
び施こして、多結晶シリコン膜」２−ヒに薄いＳｉＯ□
膜（図示せず）を形成し２、このときに多結晶シリコン
膜１２中に含有されＣいる不純物（ドナー）が絶縁膜１
１を通って半導体基板４ （すなわち、エピタキシャル
層３および単結晶基板１）内へ拡散して溝の周囲にＮ′
領域１３が形成される。次に、溝内を埋めるように全表
面上にＣＶＤ法によって多結晶シリコン膜１４を形成し
、ＲＩＥ法によって表出している多結晶シリコンをエツ
チング除去して、第１Ｅ図に示すように構内のみに多結
晶シリコン膜１４を残す。このＲＩＥではＳｉＯ□膜が
ストッパとして働くことになる。
以降、公知の通常工程にしたがって、ＭＯ３ＰＦＴ用の
ゲート酸化膜を形成し、トランスファーゲート１７をド
ープト多結晶シリコン膜で形成し、このゲートに対して
セルファライン方式でイオン注入によりＮ＋型のソース
領域１８およびドレイン領域１９を形成し、眉間絶縁膜
を形成し、所定の配線２０を形成し、パッシベーション
膜（保護膜）２１を形成して、第１Ｆ図に示すような半
導体メモリーセルが製造できる。
ゲート酸化膜を形成し、トランスファーゲート１７をド
ープト多結晶シリコン膜で形成し、このゲートに対して
セルファライン方式でイオン注入によりＮ＋型のソース
領域１８およびドレイン領域１９を形成し、眉間絶縁膜
を形成し、所定の配線２０を形成し、パッシベーション
膜（保護膜）２１を形成して、第１Ｆ図に示すような半
導体メモリーセルが製造できる。
なお、上述した製造工程は一例であって、当業者ならば
適切な変更が実施できるであろう。例えば、空洞部を含
む溝内を熱酸化する際に、ドナー（砒素、燐、アンチモ
ン）を熱波させて溝周囲にＮ２Ｈ域層を同時に形成して
もよい。この場合には？ｌ０３ＦＦＴの領域は依然とし
て窒化珪素膜で覆っておく。
適切な変更が実施できるであろう。例えば、空洞部を含
む溝内を熱酸化する際に、ドナー（砒素、燐、アンチモ
ン）を熱波させて溝周囲にＮ２Ｈ域層を同時に形成して
もよい。この場合には？ｌ０３ＦＦＴの領域は依然とし
て窒化珪素膜で覆っておく。
〔発明の効果〕
本発明に係る半導体メモリーの製造方法では空洞部を有
する溝を反応性イオンエ・２チング法を利用して容易に
形成することが可能となり、空洞部による分だけキャパ
シタ容−の増大が達成できる。
する溝を反応性イオンエ・２チング法を利用して容易に
形成することが可能となり、空洞部による分だけキャパ
シタ容−の増大が達成できる。
このことは、セル占有面積が従来と同しならば、キャパ
シタ容量の増大となりα線ソフトエラーに対する耐性が
本発明では向！−することになる。また、キャパシタ容
量が従来と同じならば、セル占有面積を小さくすること
ができて高密度化に寄与する。
シタ容量の増大となりα線ソフトエラーに対する耐性が
本発明では向！−することになる。また、キャパシタ容
量が従来と同じならば、セル占有面積を小さくすること
ができて高密度化に寄与する。
第１Ａ図〜第１Ｆ図は、本発明に係る半導体メモリーの
製造ｌｊ法での工程を説明する半導体メモリーの概略断
面図である。 ■・・・準結晶基板、 ２・・・埋込み層、３・・
・エピタキシャル層、 ４・・・シリコン゛１へ導体基板、 ９・・・溝、 １０・・・空洞部、１１・
・・酸化膜、 １２・・・ドープト多結晶シリコン膜、１３・・・溝内
多結晶シリコン膜、 ｌ ７・・・ゲート。 第１Ｄ図 第１Ｅ図 第１Ｆ図
製造ｌｊ法での工程を説明する半導体メモリーの概略断
面図である。 ■・・・準結晶基板、 ２・・・埋込み層、３・・
・エピタキシャル層、 ４・・・シリコン゛１へ導体基板、 ９・・・溝、 １０・・・空洞部、１１・
・・酸化膜、 １２・・・ドープト多結晶シリコン膜、１３・・・溝内
多結晶シリコン膜、 ｌ ７・・・ゲート。 第１Ｄ図 第１Ｅ図 第１Ｆ図
Claims (1)
- １、溝を形成してキャパシタ容量の増大を図ったトレン
チキャパシタ構造を有する半導体メモリーの製造方法に
おいて、第一導電型の半導体基板内に反対導電型の埋込
み層を形成し、前記半導体基板を異方性ドライエッチン
グ法にて少なくとも前記埋込み層に達するまで選択的に
エッチングして前記溝を形成し、この異方性エッチング
時に前記埋込み層のエッチレートを前記半導体基板のエ
ッチレートよりも大きくして該埋込み層に相当する空洞
部を形成する工程を含んでなることを特徴とする半導体
メモリーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257606A JPS62118566A (ja) | 1985-11-19 | 1985-11-19 | 半導体メモリ−の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257606A JPS62118566A (ja) | 1985-11-19 | 1985-11-19 | 半導体メモリ−の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118566A true JPS62118566A (ja) | 1987-05-29 |
Family
ID=17308601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257606A Pending JPS62118566A (ja) | 1985-11-19 | 1985-11-19 | 半導体メモリ−の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281464A (ja) * | 1986-05-30 | 1987-12-07 | Nec Corp | Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法 |
-
1985
- 1985-11-19 JP JP60257606A patent/JPS62118566A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281464A (ja) * | 1986-05-30 | 1987-12-07 | Nec Corp | Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法 |
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