JPS62281464A - Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法 - Google Patents
Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法Info
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- JPS62281464A JPS62281464A JP61125339A JP12533986A JPS62281464A JP S62281464 A JPS62281464 A JP S62281464A JP 61125339 A JP61125339 A JP 61125339A JP 12533986 A JP12533986 A JP 12533986A JP S62281464 A JPS62281464 A JP S62281464A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 15
- 239000004065 semiconductor Substances 0.000 abstract description 10
- 230000003190 augmentative effect Effects 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-AKLPVKDBSA-N silicon-31 atom Chemical compound [31Si] XUIMIQQOPSSXEZ-AKLPVKDBSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はＮ−ＭＯＳ型ダイナミックメモリセルおよびそ
の製造方法に関し、特に、溝の深さを大にしないで容量
増加を図ってソフトエラーをなくしたＮ−ＭＯＳ型ダイ
ナミックメモリセルおよびその製造方法に関する。
の製造方法に関し、特に、溝の深さを大にしないで容量
増加を図ってソフトエラーをなくしたＮ−ＭＯＳ型ダイ
ナミックメモリセルおよびその製造方法に関する。
従来のＮ−ＭＯＳ型ダイナミックメモリセルとして、例
えば、第３図に示すものがあり、Ｐ型半導体基板２７に
ロコス部（素子分離領域）２６が形成され、内面に酸化
膜２９が形成されるとともに多結晶シリコン３０を充填
された溝が形成され、更に、ソース３２およびドレイン
３３が形成されている。Ｐ型半導体基板２７上にはゲー
ト絶縁膜を介してトランスファゲート３１が設けられ、
トランスファゲート３１は第１の酸化膜、窒化膜等の第
１の誘電体膜３５で被われ、第１の誘電体膜３５上には
、多結晶シリコンのワードライン３４が形成され、ワー
ドライン３４は酸化膜、窒化膜等の第２の誘電体膜３６
で被われている。第１および第２の誘電体膜３５．３６
上にはアルミニウム等の金属配線３７が設けられ、開孔
を介してドレイン３３とコンタクトしている。
えば、第３図に示すものがあり、Ｐ型半導体基板２７に
ロコス部（素子分離領域）２６が形成され、内面に酸化
膜２９が形成されるとともに多結晶シリコン３０を充填
された溝が形成され、更に、ソース３２およびドレイン
３３が形成されている。Ｐ型半導体基板２７上にはゲー
ト絶縁膜を介してトランスファゲート３１が設けられ、
トランスファゲート３１は第１の酸化膜、窒化膜等の第
１の誘電体膜３５で被われ、第１の誘電体膜３５上には
、多結晶シリコンのワードライン３４が形成され、ワー
ドライン３４は酸化膜、窒化膜等の第２の誘電体膜３６
で被われている。第１および第２の誘電体膜３５．３６
上にはアルミニウム等の金属配線３７が設けられ、開孔
を介してドレイン３３とコンタクトしている。
以上の構成において、内面に酸化膜２９を形成されて容
量の増加を図られたゲート電極に電荷を蓄積するか否か
によって情報を記憶するＲＡＭとして利用することがで
き、ワードライン３４を介してこの情報を書き込んだり
、読み出したりすることができる。
量の増加を図られたゲート電極に電荷を蓄積するか否か
によって情報を記憶するＲＡＭとして利用することがで
き、ワードライン３４を介してこの情報を書き込んだり
、読み出したりすることができる。
しかし、従来のＮＭＯ５型グイナミソクメモリセルによ
れば、高密度化に伴ってメモモリセルを微細化すると容
量値が減少し、容量値を同一に保つためには溝の深さを
大にしなければならない。しかし、メモリセルの微細化
は溝形成用の開孔をも小さくするため、溝の深さを大に
して容量値を同一に保つことが困難になる。
れば、高密度化に伴ってメモモリセルを微細化すると容
量値が減少し、容量値を同一に保つためには溝の深さを
大にしなければならない。しかし、メモリセルの微細化
は溝形成用の開孔をも小さくするため、溝の深さを大に
して容量値を同一に保つことが困難になる。
本発明は上記に鑑みてなされたものであり、溝を深くし
ないで容量値の増加を図れるようにするため、零連の底
部あるいは中間部に分岐溝を設けたＮ−ＭＯ３型ダイナ
ミックメモリセルを提供するものであり、更に前記分岐
溝を容易に形成するため、Ｐ型半導体基板に設けたＰ型
高濃度埋込み領域を選択エツチングするようにしたＮ−
ＭＯ３型グイナミソクメモリセルの製造方法を提供する
ものである。
ないで容量値の増加を図れるようにするため、零連の底
部あるいは中間部に分岐溝を設けたＮ−ＭＯ３型ダイナ
ミックメモリセルを提供するものであり、更に前記分岐
溝を容易に形成するため、Ｐ型半導体基板に設けたＰ型
高濃度埋込み領域を選択エツチングするようにしたＮ−
ＭＯ３型グイナミソクメモリセルの製造方法を提供する
ものである。
以下、本発明のＮ−ＭＯ３型グイナミソクメモリセルお
よびその製造方法を詳細に説明する。
よびその製造方法を詳細に説明する。
第１図（イ）は本発明のＮ−ＭＯ３型ダイナミックメモ
リセルの第１の実施例を示し、Ｐ型半導体基板１にはＰ
゛型埋込み領域（最高不純物濃度が５Ｘ１０”〜１０２
０（至）弓）２とＰ−型エピタキシャル層（１０１〜１
０”ａｍ−’） ３が形成され、その表面にはロコス部
（素子分離領°域）４と、ソース８と、ドレイン９が形
成されている。Ｐ型半導体基板１は、また、内面に酸化
膜５．５ａを形成された溝を有し、溝の内部にはロコス
部４上まで伸びている多結晶シリコン６（Ａ８等の拡散
によるＮ型）で充填されている。溝は酸化膜５で被われ
た零連と、零連からＰ＋型埋込み領域へ伸びて酸化膜５
ａで被われた分岐溝より成っている。
リセルの第１の実施例を示し、Ｐ型半導体基板１にはＰ
゛型埋込み領域（最高不純物濃度が５Ｘ１０”〜１０２
０（至）弓）２とＰ−型エピタキシャル層（１０１〜１
０”ａｍ−’） ３が形成され、その表面にはロコス部
（素子分離領°域）４と、ソース８と、ドレイン９が形
成されている。Ｐ型半導体基板１は、また、内面に酸化
膜５．５ａを形成された溝を有し、溝の内部にはロコス
部４上まで伸びている多結晶シリコン６（Ａ８等の拡散
によるＮ型）で充填されている。溝は酸化膜５で被われ
た零連と、零連からＰ＋型埋込み領域へ伸びて酸化膜５
ａで被われた分岐溝より成っている。
また、ゲート絶縁膜を介してトランスファゲート７が設
けられ、トランスファゲート７は第１の誘電体膜１１で
被われ、第１の誘電体膜１１上には多結晶シリコンのワ
ードライン１０が形成されている。ワードライン１０は
第２の誘電体膜１２で被われ、第１および第２の誘電体
膜１１．１２上にはアルミニウム等の金属配線１３が形
成され、開孔を介してドレイン９とコンタクトしている
。
けられ、トランスファゲート７は第１の誘電体膜１１で
被われ、第１の誘電体膜１１上には多結晶シリコンのワ
ードライン１０が形成されている。ワードライン１０は
第２の誘電体膜１２で被われ、第１および第２の誘電体
膜１１．１２上にはアルミニウム等の金属配線１３が形
成され、開孔を介してドレイン９とコンタクトしている
。
次に、このＮ−ＭＯ３Ｏ３型ダイナノクメモリセルの製
造方法の一実施例を述べる。
造方法の一実施例を述べる。
Ｐ型半導体基板１にＰ゛型埋込み領域２を形成した後、
Ｐ−型エピタキシャルＮ３を形成する。次に、Ｐ型半導
体基板１の表面に窒化膜を付着し、所定の領域に開孔を
設けて選択酸化することによりロコス部４を形成する。
Ｐ−型エピタキシャルＮ３を形成する。次に、Ｐ型半導
体基板１の表面に窒化膜を付着し、所定の領域に開孔を
設けて選択酸化することによりロコス部４を形成する。
その後、Ｐ゛型埋込み領域２に達する零連を形成し、こ
の零連を利用し、例えば、ヒトジン液を使用してＰ０型
埋込み領域２を選択的にエツチングして分岐溝を形成す
る。分岐溝の水平方向の深さはエツチング時間で制御さ
れる。次に、ロコス部４の形成に利用した選択酸化用の
窒化膜を除去し、全表面に２００人〜６００人の酸化膜
を形成する。このとき、零連および分岐溝の内面に酸化
膜５．５ａが形成される。次に酸化膜上に多結晶シリコ
ンを成長させる。このとき、零連および分岐溝が多結晶
シリコン６で充填される。その後、多結晶シリコンのソ
ース８およびドレイン９に相当する位置に開孔を形成し
、ウェハー全面にＡ３等のＮ゛型不純物を付着して熱処
理を行って拡散させ、ソース８およびドレイン９が形成
される。次に、Ｎ゛型不純物を拡散された多結晶シリコ
ンを選択的に除去してトランスファゲート７とＮ型多結
晶シリコンの配線部（ロコス部４上を伸びる部分）を残
す。その後、第１の誘電体膜１１を形成し、多結晶シリ
コンを成長させた後ホトレジストプロセスによってワー
ドライン１０を形成し、更に、第２の誘電体膜１２を形
成する。最後に、コンタクト部となる位置に開孔を形成
した後、アルミニウム等の金属配線１３を行ってＮ−Ｍ
Ｏ５型グイナミソクセルとする。
の零連を利用し、例えば、ヒトジン液を使用してＰ０型
埋込み領域２を選択的にエツチングして分岐溝を形成す
る。分岐溝の水平方向の深さはエツチング時間で制御さ
れる。次に、ロコス部４の形成に利用した選択酸化用の
窒化膜を除去し、全表面に２００人〜６００人の酸化膜
を形成する。このとき、零連および分岐溝の内面に酸化
膜５．５ａが形成される。次に酸化膜上に多結晶シリコ
ンを成長させる。このとき、零連および分岐溝が多結晶
シリコン６で充填される。その後、多結晶シリコンのソ
ース８およびドレイン９に相当する位置に開孔を形成し
、ウェハー全面にＡ３等のＮ゛型不純物を付着して熱処
理を行って拡散させ、ソース８およびドレイン９が形成
される。次に、Ｎ゛型不純物を拡散された多結晶シリコ
ンを選択的に除去してトランスファゲート７とＮ型多結
晶シリコンの配線部（ロコス部４上を伸びる部分）を残
す。その後、第１の誘電体膜１１を形成し、多結晶シリ
コンを成長させた後ホトレジストプロセスによってワー
ドライン１０を形成し、更に、第２の誘電体膜１２を形
成する。最後に、コンタクト部となる位置に開孔を形成
した後、アルミニウム等の金属配線１３を行ってＮ−Ｍ
Ｏ５型グイナミソクセルとする。
第１図（イ）は本発明のＮ−ＭＯＳ型グイナミソクセル
の第２の実施例を示す。ここで、第１の実施例と同一の
部分は同一の引用数字で示したので重複する説明は省略
するが、Ｐ型高濃度埋込み領域２を２段にして設け、そ
れぞれに分岐溝を形成した構成において第１の実施例と
相違するもので、容量増加の効果が大である。
の第２の実施例を示す。ここで、第１の実施例と同一の
部分は同一の引用数字で示したので重複する説明は省略
するが、Ｐ型高濃度埋込み領域２を２段にして設け、そ
れぞれに分岐溝を形成した構成において第１の実施例と
相違するもので、容量増加の効果が大である。
第２図は本発明のＮ−ＭＯ５型ダイナミックメモリセル
の第３の実施例を示す。ここでも、第１の実施例と同一
の部分は同一の引用数字で示したので重複する説明は省
略するが、Ｐ型高濃度埋込み領域２人は分岐溝の水平方
向の深さに応じて局部的に形成されている。
の第３の実施例を示す。ここでも、第１の実施例と同一
の部分は同一の引用数字で示したので重複する説明は省
略するが、Ｐ型高濃度埋込み領域２人は分岐溝の水平方
向の深さに応じて局部的に形成されている。
この実施例によれば、分岐溝の水平方向の深さの制御を
エツチング時間によって行う必要はなく、Ｐ型高濃度埋
込み領域２を所望の拡がりをもって設定して製造すれば
良い。
エツチング時間によって行う必要はなく、Ｐ型高濃度埋
込み領域２を所望の拡がりをもって設定して製造すれば
良い。
尚、以上の実施例はＮ−ＭＯＳに言及してきたが、当然
Ｃ−ＭＯＳにも適用できる。
Ｃ−ＭＯＳにも適用できる。
以上説明した通り、本発明Ｎ−ＭＯ５型ダイナ型ダイノ
ミツクメモリセル、零連の底部あるいは中間部に分岐溝
を設けたため、溝を深くしないで容量値の増加を図るこ
とができ、それによってメモリセルの微細化に対応する
ことができ、ソフトエラーの発生を抑えることができる
。また、その製造方法によれば、Ｐ型半導体基板に設け
たＰ型高濃度埋込み領域を選択エツチングするようにし
たため、前記分岐溝を容易に形成することができる。
ミツクメモリセル、零連の底部あるいは中間部に分岐溝
を設けたため、溝を深くしないで容量値の増加を図るこ
とができ、それによってメモリセルの微細化に対応する
ことができ、ソフトエラーの発生を抑えることができる
。また、その製造方法によれば、Ｐ型半導体基板に設け
たＰ型高濃度埋込み領域を選択エツチングするようにし
たため、前記分岐溝を容易に形成することができる。
第１図（イ）、（ロ）は本発明のＮ−ＭＯ８型グイナミ
ノクメモリセルの第１および第２の実施例を示す断面図
、第２図は本発明のＮ−ＭＯ３型グイナミソクメモリセ
ルの第３の実施例を示す縦断面、第３図は従来のＮ−Ｍ
Ｏ５型グイナミノクメモリセルの縦断面図。 符号の説明 １−−−Ｐ型半導体基板 ２・−・・−Ｐ゛埋込層 ３−・・−・−Ｐ−型エピタキシャル層 ４−−−−−
−一ロコス部５−・−・・零連の酸化膜 ５ ａ−＝
−・分岐溝の酸化膜６−・−・キャパシタ部の多結晶シ
リコン７−・−トランスファゲート ８−・−
・・−ソース９−−−−−−・ドレイン １０−−−−−−一多結晶シリコン（ワードライン）１
１−−−一・−第１の誘電体膜 １２−−−−−一第
２の誘電体膜１３−・−−−−一金属配線 ２７・−・・ｐ型巣ｉ体ｉ＋ｉ ２８−・−・ロコ
ス部２９−・−一一一一酸化膜 ３０−−−−−−−キャパシタ部の多結晶シリコン３１
−・−−一−−トランスファゲート ３２−−−−
−−ソース３３−−−−−−−ドレイン ３４−−−−−一多結晶シリコン（ワードライン）３５
・−−−−−一第１の誘電体膜 ３６−−−−−−−
第２の誘電体膜３７−−−−−−・金属配線
ノクメモリセルの第１および第２の実施例を示す断面図
、第２図は本発明のＮ−ＭＯ３型グイナミソクメモリセ
ルの第３の実施例を示す縦断面、第３図は従来のＮ−Ｍ
Ｏ５型グイナミノクメモリセルの縦断面図。 符号の説明 １−−−Ｐ型半導体基板 ２・−・・−Ｐ゛埋込層 ３−・・−・−Ｐ−型エピタキシャル層 ４−−−−−
−一ロコス部５−・−・・零連の酸化膜 ５ ａ−＝
−・分岐溝の酸化膜６−・−・キャパシタ部の多結晶シ
リコン７−・−トランスファゲート ８−・−
・・−ソース９−−−−−−・ドレイン １０−−−−−−一多結晶シリコン（ワードライン）１
１−−−一・−第１の誘電体膜 １２−−−−−一第
２の誘電体膜１３−・−−−−一金属配線 ２７・−・・ｐ型巣ｉ体ｉ＋ｉ ２８−・−・ロコ
ス部２９−・−一一一一酸化膜 ３０−−−−−−−キャパシタ部の多結晶シリコン３１
−・−−一−−トランスファゲート ３２−−−−
−−ソース３３−−−−−−−ドレイン ３４−−−−−一多結晶シリコン（ワードライン）３５
・−−−−−一第１の誘電体膜 ３６−−−−−−−
第２の誘電体膜３７−−−−−−・金属配線
Claims (2)
- （１）Ｐ型基板内に伸びてゲート電極の浮遊容量を増加
させる溝を有したＮ−ＭＯＳ型ダイナミックメモリセル
において、 前記溝が前記Ｐ型基板内で垂直方向に伸び る本溝と、該本溝から水平方向に伸びる分岐溝より構成
されることを特徴とするＮ−ＭＯＳ型ダイナミックメモ
リセル。 - （２）Ｐ型基板内に伸びてゲード電極の浮遊容量を増加
させる溝を有したＮ−ＭＯＳ型ダイナミックメモリセル
の製造方法において、 前記Ｐ型基板内でその主面に水平方向に拡 がるＰ型高濃度領域を形成する段階と、 前記主面から前記Ｐ型高濃度領域へ達する 第１の溝を形成する段階と、 前記Ｐ型高濃度領域を選択的にエッチング して前記第１の溝から前記水平方向に伸びる第２の溝を
形成する段階を含むことを特徴とするＮ−ＭＯＳ型ダイ
ナミックメモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125339A JPS62281464A (ja) | 1986-05-30 | 1986-05-30 | Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125339A JPS62281464A (ja) | 1986-05-30 | 1986-05-30 | Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281464A true JPS62281464A (ja) | 1987-12-07 |
Family
ID=14907669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61125339A Pending JPS62281464A (ja) | 1986-05-30 | 1986-05-30 | Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281464A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224261A (ja) * | 1984-04-20 | 1985-11-08 | Nec Corp | 半導体記憶装置 |
| JPS6132569A (ja) * | 1984-07-25 | 1986-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS62118565A (ja) * | 1985-11-19 | 1987-05-29 | Fujitsu Ltd | 半導体メモリ−の製造方法 |
| JPS62118566A (ja) * | 1985-11-19 | 1987-05-29 | Fujitsu Ltd | 半導体メモリ−の製造方法 |
-
1986
- 1986-05-30 JP JP61125339A patent/JPS62281464A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224261A (ja) * | 1984-04-20 | 1985-11-08 | Nec Corp | 半導体記憶装置 |
| JPS6132569A (ja) * | 1984-07-25 | 1986-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS62118565A (ja) * | 1985-11-19 | 1987-05-29 | Fujitsu Ltd | 半導体メモリ−の製造方法 |
| JPS62118566A (ja) * | 1985-11-19 | 1987-05-29 | Fujitsu Ltd | 半導体メモリ−の製造方法 |
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