JPS60224261A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60224261A JPS60224261A JP59079482A JP7948284A JPS60224261A JP S60224261 A JPS60224261 A JP S60224261A JP 59079482 A JP59079482 A JP 59079482A JP 7948284 A JP7948284 A JP 7948284A JP S60224261 A JPS60224261 A JP S60224261A
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- pore
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体記憶装置に関し、特に微細な平面面積に
て大容量を得ることが可能な絶縁ゲート型容量を備えた
高集積度の半導体記憶装置に関する。
て大容量を得ることが可能な絶縁ゲート型容量を備えた
高集積度の半導体記憶装置に関する。
・・、（従来技術）
近年、半導体記憶装置の高集積化の要望に対し。
小面積にて大容量を得る為の容量の構造として、半導体
基板主面に細孔を設け、この細孔表面に絶縁膜及び電極
膜を形成した構造が特公昭５８−１２７３９号により提
案されている。
基板主面に細孔を設け、この細孔表面に絶縁膜及び電極
膜を形成した構造が特公昭５８−１２７３９号により提
案されている。
第１図は従来の細孔型容量の構造を示す断面図である。
第１図において、Ｐ型シリコン基板１０の主面に方向性
ドライエツチングにより形成された細孔の表面及び主面
に３００Ａ程度の二酸化シリコン膜１１が形成され、こ
の細孔は多結晶シリコン電極１２で覆われている。この
場合容量は専ら薄い二酸化シリコン膜の容量を用いてい
る。この従来構造の細孔容量では、細孔パターンを更に
微細化していく場合、細孔をさらに深くするか。
ドライエツチングにより形成された細孔の表面及び主面
に３００Ａ程度の二酸化シリコン膜１１が形成され、こ
の細孔は多結晶シリコン電極１２で覆われている。この
場合容量は専ら薄い二酸化シリコン膜の容量を用いてい
る。この従来構造の細孔容量では、細孔パターンを更に
微細化していく場合、細孔をさらに深くするか。
或いは絶縁膜をさらに薄くしていく事を可能にしない限
ル、素子よシの高集積化の要求には対応小米ない、しか
るに上述のいずれの手段も現状でも極めて限界に近い所
まで検討がされて用いられる為、大幅な改善の可能性は
あまり大きくないと言わざるを得ない、しかるに素子の
高密度化の要求からさらに大きな容量を微細表面面積で
実現させる必要性が増大している。
ル、素子よシの高集積化の要求には対応小米ない、しか
るに上述のいずれの手段も現状でも極めて限界に近い所
まで検討がされて用いられる為、大幅な改善の可能性は
あまり大きくないと言わざるを得ない、しかるに素子の
高密度化の要求からさらに大きな容量を微細表面面積で
実現させる必要性が増大している。
（発明の目的）
本発明の目的は、上記した欠点を除去し、細孔型容量に
自己整合的に形成した接合容量を併設し大容量を表面面
積を増大させることなく達成できる絶縁ゲート型容量を
備えた半導体記憶装置を提供することにある。
自己整合的に形成した接合容量を併設し大容量を表面面
積を増大させることなく達成できる絶縁ゲート型容量を
備えた半導体記憶装置を提供することにある。
（発明の構成）
本発明の第１の発明の半導体記憶装置は、絶縁ゲート型
容量と絶縁ゲート型トランジスタを備えた半導体記憶装
置において、半導体基板主面に選択的に形成された細孔
と、該細孔の表面に形成された絶縁膜と、前記細孔の底
面と側面の下側部の絶縁膜下の基板表面に形成された基
板と同導電型でかつ基板より高濃度の不純物拡散領域と
、細孔の絶縁膜下の半導体基板表面に前記不純物拡散領
域より浅い拡散深さに形成された基板と逆導電型の高濃
度不純物拡散領域とを含む絶縁ゲート型容量を備えるこ
とにより構成される一 本発明の第２の発明の半導体記憶装置は絶縁ゲート型容
量と絶縁ゲート型トランジスタを備えた半導体記憶装置
において、半導体基板主面に選択的に形成された細孔と
、該細孔下部に接続して設けられた前記細孔より幅の広
い埋設空洞と、該細孔と該埋設空洞の全表面に形成され
た絶縁膜と。
容量と絶縁ゲート型トランジスタを備えた半導体記憶装
置において、半導体基板主面に選択的に形成された細孔
と、該細孔の表面に形成された絶縁膜と、前記細孔の底
面と側面の下側部の絶縁膜下の基板表面に形成された基
板と同導電型でかつ基板より高濃度の不純物拡散領域と
、細孔の絶縁膜下の半導体基板表面に前記不純物拡散領
域より浅い拡散深さに形成された基板と逆導電型の高濃
度不純物拡散領域とを含む絶縁ゲート型容量を備えるこ
とにより構成される一 本発明の第２の発明の半導体記憶装置は絶縁ゲート型容
量と絶縁ゲート型トランジスタを備えた半導体記憶装置
において、半導体基板主面に選択的に形成された細孔と
、該細孔下部に接続して設けられた前記細孔より幅の広
い埋設空洞と、該細孔と該埋設空洞の全表面に形成され
た絶縁膜と。
□ 前記埋設空洞と前記細孔の側面の下側部の絶縁ｊ換
下の半導体基板表面に形成された半導体基板と同導電型
でかつ基板より高濃度の不純物拡散領域と、前記細孔と
埋設空洞の絶縁膜下の半導体基板表面に前記不純物拡散
領域よフ浅い拡散深さに形成された基板と逆導電型の高
濃度不純物拡散領域とを含む絶縁ゲート型容量を備える
ことにより構成される。
下の半導体基板表面に形成された半導体基板と同導電型
でかつ基板より高濃度の不純物拡散領域と、前記細孔と
埋設空洞の絶縁膜下の半導体基板表面に前記不純物拡散
領域よフ浅い拡散深さに形成された基板と逆導電型の高
濃度不純物拡散領域とを含む絶縁ゲート型容量を備える
ことにより構成される。
（実施例）
以下、不発明の実施例について１図面を参照して説明す
る。
る。
第２図ｒａｔ〜（ｅ）は不発明の第１の実施例及びその
製造方法を説明するために工程順に示した断面図である
・本笑施例は次の工程により製造することができる。
製造方法を説明するために工程順に示した断面図である
・本笑施例は次の工程により製造することができる。
先ず％第２図（ａ）に示すように、Ｐ型シリコン基板２
０の表面に気相成長法にょ）１μｍ程度の二酸化シリコ
ン膜２３を被着した後１選択的に二酸化シリコン膜２３
を方向性ドライエ、チングにょ夛開孔し、続いて該開孔
を用いて基板のシリコンを５μｍ程度の深さまで方向性
ドライエツチングによフ細孔を設ける０次に、ホウ素を
１００〜１５０ＫｅＶ Ｏ範囲で１Ｘ１０１３〜５Ｘ１
０”ｃｍ−” （７）ドーズ量の範囲のイオン注入を行
い、Ｐ＋型ホウ素注入領域２４を形成する。
０の表面に気相成長法にょ）１μｍ程度の二酸化シリコ
ン膜２３を被着した後１選択的に二酸化シリコン膜２３
を方向性ドライエ、チングにょ夛開孔し、続いて該開孔
を用いて基板のシリコンを５μｍ程度の深さまで方向性
ドライエツチングによフ細孔を設ける０次に、ホウ素を
１００〜１５０ＫｅＶ Ｏ範囲で１Ｘ１０１３〜５Ｘ１
０”ｃｍ−” （７）ドーズ量の範囲のイオン注入を行
い、Ｐ＋型ホウ素注入領域２４を形成する。
次に、第２図（ｂ）ＩＣ示ｔ！ うに、９００”０〜１
０００’０程度の温度でＮ、雰囲気中で熱処理を行い、
Ｐ＋Ｍ１拡散領域２４′を形成する。
０００’０程度の温度でＮ、雰囲気中で熱処理を行い、
Ｐ＋Ｍ１拡散領域２４′を形成する。
次に、第２図（Ｃ）に示すように、ウェーハ状に成型さ
れた固体拡散源を用いたリンの熱拡散により拡散領域２
４′より浅いＮ 型拡散領域２５を細孔表面の全てに設
ける。
れた固体拡散源を用いたリンの熱拡散により拡散領域２
４′より浅いＮ 型拡散領域２５を細孔表面の全てに設
ける。
次に、第２図（ｄ）に示すように、気相成長による二酸
化シリコン膜２３を除去した後３００Ａ程度の薄い二酸
化シリコン膜２１’ｔ−形成する・次に、第２図（ｅ）
に示すように、二酸化シリコン膜２１の表面に多結晶シ
リコン電極２２を設ける。
化シリコン膜２３を除去した後３００Ａ程度の薄い二酸
化シリコン膜２１’ｔ−形成する・次に、第２図（ｅ）
に示すように、二酸化シリコン膜２１の表面に多結晶シ
リコン電極２２を設ける。
以上により形成された半導体装置は半導体基板主面に選
択的に形成された細孔と、該細孔の表面に形成された絶
縁膜２１と前記細孔の底面と側面の下側部の絶縁膜下の
基板表面に形成された基板と同導電型でかつ基板より高
濃度の不純物拡散領域２４′と、ａ孔の絶縁膜下の半導
体基板表面に前記不純物拡散領域２４′より浅い拡散深
さに形成された基板と、逆導電型の高濃度不純物拡散領
域２５とを含んで構成され、多結晶シリコン膜２２と基
板２００間が容量として用いられる。
択的に形成された細孔と、該細孔の表面に形成された絶
縁膜２１と前記細孔の底面と側面の下側部の絶縁膜下の
基板表面に形成された基板と同導電型でかつ基板より高
濃度の不純物拡散領域２４′と、ａ孔の絶縁膜下の半導
体基板表面に前記不純物拡散領域２４′より浅い拡散深
さに形成された基板と、逆導電型の高濃度不純物拡散領
域２５とを含んで構成され、多結晶シリコン膜２２と基
板２００間が容量として用いられる。
このような構造によれば薄い酸化膜容量のみでなく、接
合容量も付加された細孔型容量を自己整合的に形成でき
、またＰ 型拡散領域２４′が細孔の下部に形成される
為に、細孔のトランス７アーゲート側に向う辺は本発明
の特徴であるＰ 拡散領域を付加した事に無関係に、リ
ソグラフィーやその他の因子で決る位置まで接近させる
事から。
合容量も付加された細孔型容量を自己整合的に形成でき
、またＰ 型拡散領域２４′が細孔の下部に形成される
為に、細孔のトランス７アーゲート側に向う辺は本発明
の特徴であるＰ 拡散領域を付加した事に無関係に、リ
ソグラフィーやその他の因子で決る位置まで接近させる
事から。
高集積化に適している。
ｊｔｇａ図（１）〜（ｅｍｕ本発明の第２の実施例及び
その製造方法を説明するために工程順に示した断面図で
ある０本実施例は次の工程により製造することができる
。
その製造方法を説明するために工程順に示した断面図で
ある０本実施例は次の工程により製造することができる
。
先ず、第３図（ａ）に示すように、Ｐ型シリコン基板２
０の表面に気相成長法によシ１μｍ程度の二酸化シリコ
ン膜２３を被着した後５選択的に二酸化シリコン膜２３
を方向性ドライエツチングにより開孔し、続いて骸開孔
を用いて基板のシリコンを５μｍ程度の深さまで方向性
ドライエツチングによ〕細孔を設ける１次に、ホウ素１
００〜１５０ＫｅＶの範囲でｌＸｌ０ 〜５Ｘ１０ ａ
ｍ のドーズ量の範囲のイオン注入を行い、Ｐ 型ホウ
素注入領域２４を形成する。
０の表面に気相成長法によシ１μｍ程度の二酸化シリコ
ン膜２３を被着した後５選択的に二酸化シリコン膜２３
を方向性ドライエツチングにより開孔し、続いて骸開孔
を用いて基板のシリコンを５μｍ程度の深さまで方向性
ドライエツチングによ〕細孔を設ける１次に、ホウ素１
００〜１５０ＫｅＶの範囲でｌＸｌ０ 〜５Ｘ１０ ａ
ｍ のドーズ量の範囲のイオン注入を行い、Ｐ 型ホウ
素注入領域２４を形成する。
次に、第３図（ｂ）に示すように、１１００℃で１時間
程度Ｎ、雰囲気中で熱処理を行いＰ 型拡散領域２４′
を形成する・ 次に第３図ｆｃｌに示すように、再び方向性ドライエツ
チングで高濃度不純物のサイドエツチングが起る条件で
工、チングを行１ｎＰ”型拡散領域２４′の一部が残存
するように空洞部分を形成する。
程度Ｎ、雰囲気中で熱処理を行いＰ 型拡散領域２４′
を形成する・ 次に第３図ｆｃｌに示すように、再び方向性ドライエツ
チングで高濃度不純物のサイドエツチングが起る条件で
工、チングを行１ｎＰ”型拡散領域２４′の一部が残存
するように空洞部分を形成する。
次に、第３図（ｄｌに示すように、細孔及び空洞の表面
にウェーハ状に成型された固体拡散源を用いた熱拡散に
てリンのＮ＋型拡散領域３５を前記残存Ｐ＋型拡散領域
２４′よりも浅い拡散深さにて形成する。
にウェーハ状に成型された固体拡散源を用いた熱拡散に
てリンのＮ＋型拡散領域３５を前記残存Ｐ＋型拡散領域
２４′よりも浅い拡散深さにて形成する。
次に、第３図（ｅ）に示すように、前記細孔及び空洞部
分と基板主面に約３００Ａ程度の二酸化シリコン膜３１
を形成し、更に、その表面を多結晶シリコン電極３２で
覆う。
分と基板主面に約３００Ａ程度の二酸化シリコン膜３１
を形成し、更に、その表面を多結晶シリコン電極３２で
覆う。
しかるときは１本発明のＷＥ２の実施例の半導体装置は
完成する・ 第４図は本発明の第３の実施例の断面図である。
完成する・ 第４図は本発明の第３の実施例の断面図である。
第４図においては、第３図（Ｃ）のドライエツチングの
条件により空洞部の下部にさらに上側の細孔とほぼ平行
な細孔が出来た場合の構造を示しており。
条件により空洞部の下部にさらに上側の細孔とほぼ平行
な細孔が出来た場合の構造を示しており。
図において４１，４２，４５ｔｊ：それぞれ細孔、空洞
の形に応じて形成された二酸化シリコン膜、多結晶シリ
コン電極、Ｎ＋型拡散領域であ汎第３図よルより大きな
容量が得られる。
の形に応じて形成された二酸化シリコン膜、多結晶シリ
コン電極、Ｎ＋型拡散領域であ汎第３図よルより大きな
容量が得られる。
ま九、第３図（ｂ）の拡散領域２４形成後方向性ドライ
エツチングで細孔をのばし、更にＰ＋イオン注入領域を
形成し、第３図（Ｃ）乃至第３図（ｅ）の工程を行えば
空洞部を２個備え九本発明の容量を形成することができ
、更に大きな容量を得ることができる。
エツチングで細孔をのばし、更にＰ＋イオン注入領域を
形成し、第３図（Ｃ）乃至第３図（ｅ）の工程を行えば
空洞部を２個備え九本発明の容量を形成することができ
、更に大きな容量を得ることができる。
以上説明したように本第２及び第３の実施例によれば細
孔部分のみでなく、その下部に自己整合的に接続して形
成された広い表面積を有する空洞部分を付加し、さらに
該空洞部分の囲りに接合容量をも付加し、著しく大容量
化の計れる絶縁ゲート型容量が実現でき、さらに空洞部
分及び接合容量部分は表面側細孔の下の方に埋設されて
いる為、細孔のトランス７アゲート側に向う辺は前記２
つの付加された部分とは無関係にリソグラフィーやその
他の因子で決る位置まで接近させることができるので、
高集積化の妨げとならない。
孔部分のみでなく、その下部に自己整合的に接続して形
成された広い表面積を有する空洞部分を付加し、さらに
該空洞部分の囲りに接合容量をも付加し、著しく大容量
化の計れる絶縁ゲート型容量が実現でき、さらに空洞部
分及び接合容量部分は表面側細孔の下の方に埋設されて
いる為、細孔のトランス７アゲート側に向う辺は前記２
つの付加された部分とは無関係にリソグラフィーやその
他の因子で決る位置まで接近させることができるので、
高集積化の妨げとならない。
また、上記実施例では薄い絶縁膜は二酸化シリコン膜で
説明したが、二酸化シリコンの替漫に。
説明したが、二酸化シリコンの替漫に。
二酸化シリコン膜と窒化シリコン膜のような多層絶縁膜
とすることができる。
とすることができる。
また、Ｎ＋拡散領域の形成にＰ２Ｏ膜から熱拡散によっ
て実施することもできる。
て実施することもできる。
（発明の効果）
以上説明したとおり１本発明によれば、細孔型容量に自
己整合的に形成された接合容量を併設した構造を有する
ので、表面面積を増大させることなく大容量の絶縁ゲー
ト型容量會備えた半導体記憶装置が得られる。
己整合的に形成された接合容量を併設した構造を有する
ので、表面面積を増大させることなく大容量の絶縁ゲー
ト型容量會備えた半導体記憶装置が得られる。
第１図は従来の細孔型容量の断面図、８ｇ２図（ａ）〜
（６）は不発明の第１の実施例及びその製造方法を説明
するために工程順に示した断面図、第３図（ａ）〜（ｅ
）は本発明の第２の実施例及びその製造方法を説明する
ために工程順に示した断面図、第４図は本発明の第３の
実施例の断面図である。 １０．２０・・・・・・Ｐ型シリコン基板、１１，２１
゜３１．４１・・・・・・二酸化シリコン膜、１２．２
２゜３２．４２・・・・・・多結晶シリコン電極、１３
．２３・・・・・・気相成長二酸化シリコン膜、１４．
２４・・・・・・戸ホウ素イオン注入領域、１４’ 、
２４’・川・・Ｐ 型拡散領域、１５，２５，３５．４
５・・川・Ｎ＋型拡散領域。 第１図 （７２） 第２図 ｔＣ） （ｅ） 情Ｚ区 （（Ｌ） ｔｃ） 第３区 Ｃ憶 （ｅ） 第３図
（６）は不発明の第１の実施例及びその製造方法を説明
するために工程順に示した断面図、第３図（ａ）〜（ｅ
）は本発明の第２の実施例及びその製造方法を説明する
ために工程順に示した断面図、第４図は本発明の第３の
実施例の断面図である。 １０．２０・・・・・・Ｐ型シリコン基板、１１，２１
゜３１．４１・・・・・・二酸化シリコン膜、１２．２
２゜３２．４２・・・・・・多結晶シリコン電極、１３
．２３・・・・・・気相成長二酸化シリコン膜、１４．
２４・・・・・・戸ホウ素イオン注入領域、１４’ 、
２４’・川・・Ｐ 型拡散領域、１５，２５，３５．４
５・・川・Ｎ＋型拡散領域。 第１図 （７２） 第２図 ｔＣ） （ｅ） 情Ｚ区 （（Ｌ） ｔｃ） 第３区 Ｃ憶 （ｅ） 第３図
Claims (4)
- （１）絶縁ゲート型容量と絶縁ゲート型トランジスタを
備えた半導体記憶装置において、半導体基板主面に選択
的に形成された細孔と、該細孔の表面に形成された絶縁
膜と、前記細孔の底面と側面の下側部の絶縁膜下の基板
表面に形成された基板と同導電型でかつ基板より高ｇｋ
度の不純物拡散領域と、ｌｌＡ孔の絶縁膜下の半導体基
板表面に前記不純物拡散領域より浅い拡散深さに形成さ
れた基板と逆導電型の高濃度不純物拡散領域とを含む絶
縁ゲート型容量を備えたことを特徴とする半導体記憶装
置。 - （２）絶縁ゲート型容量と絶縁ゲート型トランジスタ金
備えた半導体記憶装置において、半導体基板主面に選択
的に形成されｆｃａ孔と、該細孔下部に接続して設けら
れた前記細孔よシ幅の広い埋設空洞と、該細孔と該埋設
空洞の全表面に形成された絶縁膜と、前記埋設空洞と前
記細孔の側面の下側部の絶＃膜下の半導体基板表面に形
成された半導体基板と同導電型でかつ基板より高濃度の
不純物拡散領域と、前記細孔と埋設空洞の絶縁膜下の半
導体基板表面に前記不純物拡散領域より浅い拡散深さに
形成された基板と逆導電型の高濃度不純物拡散領域とを
含む絶縁ゲート型容量を備えたことを特徴とする半導体
記憶装置。 - （３）埋設空洞の下部に細孔部と同様構造部が付加され
ている特許請求の範囲第（２）項記載の半導体記憶装置
。 - （４） 埋設空洞を複数個備えた特許請求の範囲第（２
）項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079482A JPS60224261A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079482A JPS60224261A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224261A true JPS60224261A (ja) | 1985-11-08 |
Family
ID=13691110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079482A Pending JPS60224261A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224261A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281464A (ja) * | 1986-05-30 | 1987-12-07 | Nec Corp | Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法 |
| JPS62201950U (ja) * | 1986-06-13 | 1987-12-23 | ||
| US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
| US5155657A (en) * | 1991-10-31 | 1992-10-13 | International Business Machines Corporation | High area capacitor formation using material dependent etching |
-
1984
- 1984-04-20 JP JP59079482A patent/JPS60224261A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281464A (ja) * | 1986-05-30 | 1987-12-07 | Nec Corp | Ｎ−ｍｏｓ型ダイナミツクメモリセルおよびその製造方法 |
| JPS62201950U (ja) * | 1986-06-13 | 1987-12-23 | ||
| US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
| US5155657A (en) * | 1991-10-31 | 1992-10-13 | International Business Machines Corporation | High area capacitor formation using material dependent etching |
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