JPS61294854A - 半導体装置 - Google Patents
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- JPS61294854A JPS61294854A JP60135265A JP13526585A JPS61294854A JP S61294854 A JPS61294854 A JP S61294854A JP 60135265 A JP60135265 A JP 60135265A JP 13526585 A JP13526585 A JP 13526585A JP S61294854 A JPS61294854 A JP S61294854A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ＭＯＳ トランジスタを有する半導体装置に
関するもので、特にメモリＬＳＩに代表される集積回路
に使用される。
関するもので、特にメモリＬＳＩに代表される集積回路
に使用される。
［発明の技術的背景とその問題点］
近年メモリＬＳＩに代表される半導体集積回路の分野で
は１ＭビットＤＲＡＭ或いは２５６にビットＳＲＡＭの
試作が終わり、ざらに高密度、高集積度の８置の研究開
発が進められている。 これらの装置のうち１つのＭＯ
Ｓトランジスタと記憶キャパシタとをメ１リセルとする
ＤＲＡＭの １例について第６図の断面図に基づいて以
下説明する。゛スイッチング用ＭＯＳトランジスタＴＲ
１は、Ｐ型半導体基板１に設けられるＮ＋＋ソース領域
２及びＮ＋型トドレイン領域３、この両頭域に挾まれる
チャネル領域４ａと、チャネル領域４ａにゲート酸化膜
５を介して対向するゲート電極６とによって構成される
。 基板１にはソース領域２に接しＮ−型表面層７が形
成される。 この表面層７上にキャパシタ用絶縁膜（誘
電体層）５ａを介してキャパシタ電極８が設けられ容量
を形成するが、これにＮ−型表面層７と基板１との間の
ＰＮ接合容容量並列に付加されて記憶容量Ｃｓとなる。
は１ＭビットＤＲＡＭ或いは２５６にビットＳＲＡＭの
試作が終わり、ざらに高密度、高集積度の８置の研究開
発が進められている。 これらの装置のうち１つのＭＯ
Ｓトランジスタと記憶キャパシタとをメ１リセルとする
ＤＲＡＭの １例について第６図の断面図に基づいて以
下説明する。゛スイッチング用ＭＯＳトランジスタＴＲ
１は、Ｐ型半導体基板１に設けられるＮ＋＋ソース領域
２及びＮ＋型トドレイン領域３、この両頭域に挾まれる
チャネル領域４ａと、チャネル領域４ａにゲート酸化膜
５を介して対向するゲート電極６とによって構成される
。 基板１にはソース領域２に接しＮ−型表面層７が形
成される。 この表面層７上にキャパシタ用絶縁膜（誘
電体層）５ａを介してキャパシタ電極８が設けられ容量
を形成するが、これにＮ−型表面層７と基板１との間の
ＰＮ接合容容量並列に付加されて記憶容量Ｃｓとなる。
ＴＲ１とＣｓとのメモリセルを挾んでフィールド酸化膜
１０が形成される。 第３図にこのメモリセルの等価回
路を示す（本発明のメモリセルの等価回路もこれと等し
い）。
１０が形成される。 第３図にこのメモリセルの等価回
路を示す（本発明のメモリセルの等価回路もこれと等し
い）。
上記のように従来のメモリセルではＭＯＳトランジスタ
及び記憶キャパシタは半導体基板表面に２次元的に配置
され、またＭＯＳトランジスタのソース、ゲート及びド
レインは基板表面の法線方向に直角な方向にある。 こ
の構造ではＭＯＳトランジスタと記憶キャパシタとが同
一平面上に存在すること及びＭＯＳトランジスタのソー
ス、ゲート及びトレインが基板表面方向に配置されてい
ることがこのメモリ装置のより高いレベルの高密度化、
高集積化を妨げている。 そのため例えばＤＲＡＭでは
コルゲートキャパシタやトレンチキャパシタなどを用い
たセル構造が提案されているがプロセスが複雑になった
り、結晶欠陥の発生が問題となっており、実用化には至
っていない。
及び記憶キャパシタは半導体基板表面に２次元的に配置
され、またＭＯＳトランジスタのソース、ゲート及びド
レインは基板表面の法線方向に直角な方向にある。 こ
の構造ではＭＯＳトランジスタと記憶キャパシタとが同
一平面上に存在すること及びＭＯＳトランジスタのソー
ス、ゲート及びトレインが基板表面方向に配置されてい
ることがこのメモリ装置のより高いレベルの高密度化、
高集積化を妨げている。 そのため例えばＤＲＡＭでは
コルゲートキャパシタやトレンチキャパシタなどを用い
たセル構造が提案されているがプロセスが複雑になった
り、結晶欠陥の発生が問題となっており、実用化には至
っていない。
［発明の目的］
本発明の目的は、半導体集積回路においてＭＯＳトラン
ジスタ或いはキャパシタが基板表面に２次元的に配置さ
れる構造を改善し、単純なプロセスで高密度化、高集積
化が行なえる半導体集積回路の構造を与えることである
。
ジスタ或いはキャパシタが基板表面に２次元的に配置さ
れる構造を改善し、単純なプロセスで高密度化、高集積
化が行なえる半導体集積回路の構造を与えることである
。
［発明の概要］
本発明では、ＭＯＳトランジスタのソース、チャネル領
域及びドレイン並びに所望により形成されるキャパシタ
を半導体基板表面に垂直方向に配置することにより半導
体集積回路の高集積化を行なったものである。
域及びドレイン並びに所望により形成されるキャパシタ
を半導体基板表面に垂直方向に配置することにより半導
体集積回路の高集積化を行なったものである。
即ち本発明は、複数個のＭＯＳトランジスタを集積形成
してなる半導体装置において、（１）半導体基板の１つ
の主面上に選択的に形成され前記基板の主面に平行な第
１の一導電型半導体層と、（２）この第１の半導体層の
上面に積層され前記基板の主面に対して垂直方向のチャ
ネル領域を含む反対導電型半導体層と、（３）この反対
導電型半導体層の上面に積層される第２の一導電型半導
体層と、（４）前記第１の半導体層の下面又は前記第２
の半導体層の上面のいずれかの面に接する１つの絶縁膜
とを具備することを特徴とする半導体装置である。
してなる半導体装置において、（１）半導体基板の１つ
の主面上に選択的に形成され前記基板の主面に平行な第
１の一導電型半導体層と、（２）この第１の半導体層の
上面に積層され前記基板の主面に対して垂直方向のチャ
ネル領域を含む反対導電型半導体層と、（３）この反対
導電型半導体層の上面に積層される第２の一導電型半導
体層と、（４）前記第１の半導体層の下面又は前記第２
の半導体層の上面のいずれかの面に接する１つの絶縁膜
とを具備することを特徴とする半導体装置である。
本発明は、ＭＯＳトランジスタと記憶キャパシタを有す
るメモリセルを集積形成してなる例えばＤＲＡＭに適用
することが最も望ましい実１Ｍ態様である。 また記憶
キャパシタを持たないＭＯＳトランジスタで構成される
記憶用半導体装置に本発明を適用することは望ましい。
るメモリセルを集積形成してなる例えばＤＲＡＭに適用
することが最も望ましい実１Ｍ態様である。 また記憶
キャパシタを持たないＭＯＳトランジスタで構成される
記憶用半導体装置に本発明を適用することは望ましい。
本発明の半導体装置でキャパシタ（記憶用以外を含む
）を構成要素とするときは第１又は第２の半導体層面に
接する絶縁膜をキャパシタの誘電体層として用いること
が望ましい。
）を構成要素とするときは第１又は第２の半導体層面に
接する絶縁膜をキャパシタの誘電体層として用いること
が望ましい。
［発明の実施例］
この発明の実施例について図面に基づいて説明する。
第１図は６４ ｋビットＤＲＡＭの １つのメモリセル
の断面図で、１つのスイッチングＭＯＳトランジスタＴ
Ｒ１と１つの記憶キャパシタＣｓとからなり、エピタキ
シャル成長法により ２μｍのデザインルールで作製さ
れる。 Ｎ＋埋込み配線層２０を有するＰ型半導体基板
２１の主面上に選択的に形成され基板２１の主面に平行
な第１のＮ＋型型半体体層２３この例ではドレイン）と
、この第１の半導体層２３の上面に積層され基板２１の
主面に対して垂直方向のチャネル領域２４ａを含む低濃
度のＰ型半導体層２４と、このＰ型半導体層２４の上面
に積層される第２のＮ＋型型半体体層２２この例ではソ
ース）と、第２の半導体層２２の上面に接する絶縁膜（
キャパシタ用酸化膜）２５ａが存在する。 ４１は居間
絶縁層である。 ゲー！・電極２６の基板２１に垂直な
側面は、ゲート酸化膜２５を介してチャネル領域２４ａ
に対向し、ドレイン２３及びソース２２と共にＭＯＳト
ランジスタＴＲ１を形成する。 またソース２２とこれ
に対向して設けられるキャパシタ電極２８は酸化膜２５
ａを誘電体とする記憶キャパシタＣｓを形成する。 第
３図にこの電気的等価回路を示す。 埋込み配線層２０
はビット線（ＢＬ）、ゲート電極２６はワード線ＷＬの
それぞれ一部分を構成するか若しくはこれらに接続され
る。 この構造ではＭＯＳトランジスタの各層及び記憶
キャパシタが基板に垂直方向に積層されるため、従来の
装置に比し高密度化、高集積化が得られる。
第１図は６４ ｋビットＤＲＡＭの １つのメモリセル
の断面図で、１つのスイッチングＭＯＳトランジスタＴ
Ｒ１と１つの記憶キャパシタＣｓとからなり、エピタキ
シャル成長法により ２μｍのデザインルールで作製さ
れる。 Ｎ＋埋込み配線層２０を有するＰ型半導体基板
２１の主面上に選択的に形成され基板２１の主面に平行
な第１のＮ＋型型半体体層２３この例ではドレイン）と
、この第１の半導体層２３の上面に積層され基板２１の
主面に対して垂直方向のチャネル領域２４ａを含む低濃
度のＰ型半導体層２４と、このＰ型半導体層２４の上面
に積層される第２のＮ＋型型半体体層２２この例ではソ
ース）と、第２の半導体層２２の上面に接する絶縁膜（
キャパシタ用酸化膜）２５ａが存在する。 ４１は居間
絶縁層である。 ゲー！・電極２６の基板２１に垂直な
側面は、ゲート酸化膜２５を介してチャネル領域２４ａ
に対向し、ドレイン２３及びソース２２と共にＭＯＳト
ランジスタＴＲ１を形成する。 またソース２２とこれ
に対向して設けられるキャパシタ電極２８は酸化膜２５
ａを誘電体とする記憶キャパシタＣｓを形成する。 第
３図にこの電気的等価回路を示す。 埋込み配線層２０
はビット線（ＢＬ）、ゲート電極２６はワード線ＷＬの
それぞれ一部分を構成するか若しくはこれらに接続され
る。 この構造ではＭＯＳトランジスタの各層及び記憶
キャパシタが基板に垂直方向に積層されるため、従来の
装置に比し高密度化、高集積化が得られる。
次に第１図に示す半導体装置の製造方法の１例について
説明する。 第４図（Ａ）ないしくＦ）は製造工程の概
要を示す断面図である。 同図（Ａ）に示すように高濃
度のＮ＋＋埋込み配線層２０を形成したＰ型半導体基板
２１を準備する。
説明する。 第４図（Ａ）ないしくＦ）は製造工程の概
要を示す断面図である。 同図（Ａ）に示すように高濃
度のＮ＋＋埋込み配線層２０を形成したＰ型半導体基板
２１を準備する。
次に基板２１上に５ｉ０２膜３０をＣＶＤ法により厚さ
約５μｍ堆積する。 同図（Ｂ）に示すように反応性イ
オンエツチング（以下ＲＩＥと略記する）により５ｉ０
２１３０に配線層２０に達するその幅約２μｌの開孔３
１を形成する。 同図（Ｃ）に示すように選択エピタキ
シャル成長法によりＮ＋型型線線層２０上に第１のＮ＋
型型環導体層ドレイン）２３、低濃度のＰ型半導体１ｉ
１２４及び第２のＮ＋型型環導体層２２気相成長さＵる
。
約５μｍ堆積する。 同図（Ｂ）に示すように反応性イ
オンエツチング（以下ＲＩＥと略記する）により５ｉ０
２１３０に配線層２０に達するその幅約２μｌの開孔３
１を形成する。 同図（Ｃ）に示すように選択エピタキ
シャル成長法によりＮ＋型型線線層２０上に第１のＮ＋
型型環導体層ドレイン）２３、低濃度のＰ型半導体１ｉ
１２４及び第２のＮ＋型型環導体層２２気相成長さＵる
。
ドーパントはＰ（りん）（Ｎ型）及びＢ（はう素）（Ｐ
型）を使用し、ドレイン２３及びソース２２の厚さは約
２μｍ１チヤネル長約１μＩとする。
型）を使用し、ドレイン２３及びソース２２の厚さは約
２μｍ１チヤネル長約１μＩとする。
次に同図（Ｄ）に示すようにＳ ｉ ０２１１１３０を
希ＨＦを用いたエツチングにより除去した後、熱酸化に
より厚さ約５００Ｘの酸化膜３２を形成する。
希ＨＦを用いたエツチングにより除去した後、熱酸化に
より厚さ約５００Ｘの酸化膜３２を形成する。
この酸化膜の一部分はゲート酸化膜２５及びキャパシタ
用絶縁ＩＩＩ（誘電体層）２５ａとなる。 次に同図（
Ｅ）に示すようにＣＶＤ法により不純物をドープした多
結晶シリコン層を全面に堆積した後、ＲｒＥ法により多
結晶シリコン層を選択的にエツチングしてゲート電極２
６及びキャパシタ電極２８を形成する。 次に同図（Ｆ
）に示すようにＣＶＤ法によりＳ ｉ Ｏ２膜４１を全
面に堆積し第１図に示すようなＭＯＳトランジスタとこ
れに接続される記憶キャパシタが得られる。
用絶縁ＩＩＩ（誘電体層）２５ａとなる。 次に同図（
Ｅ）に示すようにＣＶＤ法により不純物をドープした多
結晶シリコン層を全面に堆積した後、ＲｒＥ法により多
結晶シリコン層を選択的にエツチングしてゲート電極２
６及びキャパシタ電極２８を形成する。 次に同図（Ｆ
）に示すようにＣＶＤ法によりＳ ｉ Ｏ２膜４１を全
面に堆積し第１図に示すようなＭＯＳトランジスタとこ
れに接続される記憶キャパシタが得られる。
第２図は６４ ｋビットＤＲＡＭのメモリセルの第２の
実施例を示す断面図である。 なお第１図と同一符号は
同一部分若しくは相当部分を表す。
実施例を示す断面図である。 なお第１図と同一符号は
同一部分若しくは相当部分を表す。
この実施例は、第１のＮ＋型型環導体層ソース）２３の
下面に接する絶縁膜２５ａを有し、この絶縁膜２５ａを
埋込みキャパシタ電極２８とソース２３とで挾み、記憶
キレパシタＣｓの誘電体層として用いている。 ２μ
ｍデザインルールでラテラルエピタキシャル成長法によ
り作製される。
下面に接する絶縁膜２５ａを有し、この絶縁膜２５ａを
埋込みキャパシタ電極２８とソース２３とで挾み、記憶
キレパシタＣｓの誘電体層として用いている。 ２μ
ｍデザインルールでラテラルエピタキシャル成長法によ
り作製される。
第５図（Ａ）及び（Ｂ）は第２の実施例の製造方法の概
要を説明するための断面図である。 同図（Ａ）に示す
ようにＮ＋埋込みキャパシタ電極２８を形成したＰ型半
導体基板２１を準備し、次にその主面を選択的に熱酸化
し、熱酸化膜２５ａを形成する。 同図＜８）に示すよ
うにラテラルエピタキシャル成馬法により露出した基板
面にシリコン結晶を成長させる。 この際、シリコンの
横方向のシリコン結晶の成長が厚さ方向より速いので結
晶は２５ａの一部分を覆って図のように成長し第１のＮ
＋型型半体体層２ｊ形成される。
要を説明するための断面図である。 同図（Ａ）に示す
ようにＮ＋埋込みキャパシタ電極２８を形成したＰ型半
導体基板２１を準備し、次にその主面を選択的に熱酸化
し、熱酸化膜２５ａを形成する。 同図＜８）に示すよ
うにラテラルエピタキシャル成馬法により露出した基板
面にシリコン結晶を成長させる。 この際、シリコンの
横方向のシリコン結晶の成長が厚さ方向より速いので結
晶は２５ａの一部分を覆って図のように成長し第１のＮ
＋型型半体体層２ｊ形成される。
更にチャネル領域を含むＰ型半導体層２４及び第２のＮ
＋型型環導体層２２形成する。 以下周知の方法により
第２図に示すメモリセルを得る。
＋型型環導体層２２形成する。 以下周知の方法により
第２図に示すメモリセルを得る。
上記の実施例は、１つのスイッチングＭＯＳトランジス
タと、これに接続される記憶キャパシタとでメモリセル
を構成するＤＲＡＭの１例である。
タと、これに接続される記憶キャパシタとでメモリセル
を構成するＤＲＡＭの１例である。
本発明は記憶主１シバシタを持たないその他の記憶用半
導体装置に適用できることは勿論であるが、ＭＯＳトラ
ンジスタを使用する一般のＬＳＩにも適用できる。
導体装置に適用できることは勿論であるが、ＭＯＳトラ
ンジスタを使用する一般のＬＳＩにも適用できる。
［発明の効果］
第１図及び第２図の本発明による６４ ｋビットＤＲＡ
Ｍと第６図に示す従来の６４ ｋビットＤＲＡＭとは、
いずれも２μｍのデザインルールで作製されたものであ
るが、本発明によるＤＲＡＭの方が従来のものの１／２
以下の大きさのチップとなった。
Ｍと第６図に示す従来の６４ ｋビットＤＲＡＭとは、
いずれも２μｍのデザインルールで作製されたものであ
るが、本発明によるＤＲＡＭの方が従来のものの１／２
以下の大きさのチップとなった。
また本発明の構造のＭＯＳトランジスタは、２μｍデザ
インルール（２μｍという数値はマスクの最小線幅を示
すものとする）でもチャネル長を１μｍ以下にできるた
め約１０％の動作速度の向上ができた。
インルール（２μｍという数値はマスクの最小線幅を示
すものとする）でもチャネル長を１μｍ以下にできるた
め約１０％の動作速度の向上ができた。
以上の如く本発明の構造を用いれば高密度、高集積の半
導体デバイスが単純なプロセスで実現できる。
導体デバイスが単純なプロセスで実現できる。
第１図及び第２図は本発明によるＤＲＡＭの断面図、第
３図は本発明及び従来のＤＲＡＭの電気等価回路、第４
図（Ａ）ないしくＦ）は第１図のＤＲＡＭの製造工程を
示す断面図、第５図（Ａ）及び（Ｂ）は第２図のＤＲＡ
Ｍの製造工程を示す断面図、第６図は従来のＤＲＡＭの
断面図である。 １．２１・・・半導体基板、 ２２・・・第２の一導電
型半導体層（第２のＮ＋型半導体層）、 ２３・・・第
１の一導電型半導体層（第１のＮ＋型半導体層）２４・
・・反対導電型半導体層（Ｐ型半導体層）、２４ａ・・
・チャネル領域、 ２５・・・ゲート酸化膜、２５ａ・
・・絶縁膜（キャパシタ用酸化膜）、 ２６・・・ゲー
ト電極、 ２８・・・キャパシタ電極、ＴＲ１・・・Ｍ
ＯＳトランジスタ、 Ｃｓ・・・記憶キャパシタ。 第１図 第２図 ！！！！４ 図
３図は本発明及び従来のＤＲＡＭの電気等価回路、第４
図（Ａ）ないしくＦ）は第１図のＤＲＡＭの製造工程を
示す断面図、第５図（Ａ）及び（Ｂ）は第２図のＤＲＡ
Ｍの製造工程を示す断面図、第６図は従来のＤＲＡＭの
断面図である。 １．２１・・・半導体基板、 ２２・・・第２の一導電
型半導体層（第２のＮ＋型半導体層）、 ２３・・・第
１の一導電型半導体層（第１のＮ＋型半導体層）２４・
・・反対導電型半導体層（Ｐ型半導体層）、２４ａ・・
・チャネル領域、 ２５・・・ゲート酸化膜、２５ａ・
・・絶縁膜（キャパシタ用酸化膜）、 ２６・・・ゲー
ト電極、 ２８・・・キャパシタ電極、ＴＲ１・・・Ｍ
ＯＳトランジスタ、 Ｃｓ・・・記憶キャパシタ。 第１図 第２図 ！！！！４ 図
Claims (1)
- 【特許請求の範囲】 １ 複数個のＭＯＳトランジスタを集積形成してなる半
導体装置において、半導体基板の１つの主面上に選択的
に形成され前記基板の主面に平行な第１の一導電型半導
体層と、この第１の半導体層の上面に積層され前記基板
の主面に対して垂直方向のチャネル領域を含む反対導電
型半導体層と、この反対導電型半導体層の上面に積層さ
れる第２の一導電型半導体層と、前記第１の半導体層の
下面又は前記第２の半導体層の上面のいずれかの面に接
する１つの絶縁膜とを具備することを特徴とする半導体
装置。 ２ 半導体装置がＭＯＳトランジスタを有するメモリセ
ルを集積形成してなる記憶用半導体装置である特許請求
の範囲第１項記載の半導体装置。 ３ 半導体装置がＭＯＳトランジスタと記憶キャパシタ
とを有するメモリセルを集積形成してなる記憶用半導体
装置である特許請求の範囲第１項記載の半導体装置。 ４ 第１の半導体層の下面又は第２の半導体層の上面の
いずれかの面に接する絶縁膜をキャパシタの誘電体層と
する特許請求の範囲第１項ないし第３項のいずれかに記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60135265A JPS61294854A (ja) | 1985-06-22 | 1985-06-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60135265A JPS61294854A (ja) | 1985-06-22 | 1985-06-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61294854A true JPS61294854A (ja) | 1986-12-25 |
Family
ID=15147657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60135265A Pending JPS61294854A (ja) | 1985-06-22 | 1985-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294854A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296281A (ja) * | 1987-05-28 | 1988-12-02 | Fujitsu Ltd | 半導体装置 |
| JPS649662A (en) * | 1987-07-01 | 1989-01-12 | Mitsubishi Electric Corp | Field-effect transistor |
| JPH01198065A (ja) * | 1988-02-03 | 1989-08-09 | Hitachi Ltd | 半導体記憶装置 |
| WO2012121265A1 (en) * | 2011-03-10 | 2012-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and method for manufacturing the same |
| CN103415921B (zh) * | 2011-03-10 | 2016-11-30 | 株式会社半导体能源研究所 | 存储装置及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1985
- 1985-06-22 JP JP60135265A patent/JPS61294854A/ja active Pending
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| US9812458B2 (en) | 2011-03-10 | 2017-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and method for manufacturing the same |
| US10079238B2 (en) | 2011-03-10 | 2018-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and method for manufacturing the same |
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