JPS59110154A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS59110154A JPS59110154A JP57220581A JP22058182A JPS59110154A JP S59110154 A JPS59110154 A JP S59110154A JP 57220581 A JP57220581 A JP 57220581A JP 22058182 A JP22058182 A JP 22058182A JP S59110154 A JPS59110154 A JP S59110154A
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- JP
- Japan
- Prior art keywords
- electrode
- substrate
- capacitor
- memory cell
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリセルの構造に関し、さらに詳しく
はよシ大きな記憶容量を実現する半導体メモリセルの構
造に関する。
はよシ大きな記憶容量を実現する半導体メモリセルの構
造に関する。
電荷の形で２進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積、大容量メモリセルとして秀
れている。特にメモリセルとして１つのトランジスタと
１つのコンデンサからなるメモリセル（以下ＩＴＩＣセ
ルと略す）は、構成要素も少なく、セル面積も小さいた
め高集積メモリ用メモリセルとして重要である。
面積が小さいため、高集積、大容量メモリセルとして秀
れている。特にメモリセルとして１つのトランジスタと
１つのコンデンサからなるメモリセル（以下ＩＴＩＣセ
ルと略す）は、構成要素も少なく、セル面積も小さいた
め高集積メモリ用メモリセルとして重要である。
第１図に従来よく用いられているＩＴＩＣセルの一例を
示す。第１図において、３がキャノぐシタ電極で６の反
転層との間に記憶容量を形成する。２はスイッチングト
ランジスタのゲート電極でワード線に接続されておシ、
ビット線に接続されている拡散層４と反転層６の間の電
荷の移動を制御する。又、７は隣接メモリセルとの分離
領域である。
示す。第１図において、３がキャノぐシタ電極で６の反
転層との間に記憶容量を形成する。２はスイッチングト
ランジスタのゲート電極でワード線に接続されておシ、
ビット線に接続されている拡散層４と反転層６の間の電
荷の移動を制御する。又、７は隣接メモリセルとの分離
領域である。
従来例において、記憶容量は３のキャパシタ電極の面積
と、５の絶縁膜の誘電率及び膜厚によって決定される。
と、５の絶縁膜の誘電率及び膜厚によって決定される。
すなわち、大きな記憶容量を確保する手段として以下の
３つの方法がある。
３つの方法がある。
（１） キャパシタ電極の面積を大きくする。
（２）絶縁膜の膜厚を薄くする。
（３）高誘電率の絶縁膜を用いる。
ところで一般にメモリの高集積化は微細加工技術の進展
に伴うメモリセルサイズの縮小によって達成されておシ
、従来例で示したＩＴＩＣセル構造ではキャパシタ電極
の面積は減少する。それ故従来例のＩＴ ＩＣセルでは
絶縁膜の膜厚を薄くすることによ勺記憶容量の大幅な減
少を防いでいた。しかし絶縁膜の膜厚はもはや限界に近
づいておシ、一方セルの微細化は進展するばかシで従来
の構造のＩＴＩＣセルでは高誘電率の絶縁膜を採用しな
い限シ記憶容量は減少する一方でおる。高誘電率の絶縁
膜は模索段階で近いうちに実用化される目途はない。
に伴うメモリセルサイズの縮小によって達成されておシ
、従来例で示したＩＴＩＣセル構造ではキャパシタ電極
の面積は減少する。それ故従来例のＩＴ ＩＣセルでは
絶縁膜の膜厚を薄くすることによ勺記憶容量の大幅な減
少を防いでいた。しかし絶縁膜の膜厚はもはや限界に近
づいておシ、一方セルの微細化は進展するばかシで従来
の構造のＩＴＩＣセルでは高誘電率の絶縁膜を採用しな
い限シ記憶容量は減少する一方でおる。高誘電率の絶縁
膜は模索段階で近いうちに実用化される目途はない。
以上述べた様に従来型のＩＴＩＣセルは今後増々記憶容
量が減少するという問題点を有している。
量が減少するという問題点を有している。
しかも耐α粒子問題、センスアンプｑ感度等から大きな
記憶容量が望まれておシ、（例えば耐α粒子問題からは
５０ｆＦ以上の記憶容量）従来型のＩＴＩＣではもはや
対処出来ない。
記憶容量が望まれておシ、（例えば耐α粒子問題からは
５０ｆＦ以上の記憶容量）従来型のＩＴＩＣではもはや
対処出来ない。
本発明の目的は、上記従来型ＩＴＩＣセルの欠点を改善
し、微小な面積のメモリセルにおいても従来型よシ大き
い記憶容量を得ることが可能な新規な構造の半導体メモ
リセルを提供することにある。
し、微小な面積のメモリセルにおいても従来型よシ大き
い記憶容量を得ることが可能な新規な構造の半導体メモ
リセルを提供することにある。
本発明によれば少なくとも第１導電型半導体基板表面に
おいて該半導体基板の一部分をとシ囲みしかも前記半導
体基板に埋め込まれた絶縁性物質と、該絶縁性物質の中
に埋め込まれ前記第１導電型半導体基板と電気的に絶縁
された導電性物質と前記半導体基板と、からなるキャパ
シタと、前記絶縁性物質で囲まれた部分の前記半導体表
面に形成された第２導電型の第１電極と、前記絶縁性物
質で囲まれた前記半導体表面に前記第１電極と隔離して
形成されしかも前記導電性物質と電気的に接続された第
２導電型の第２電極と、前記絶縁性物質で囲まれた前記
半導体表面領域を前記第１電極を含む領域と前記第２電
極を含む領域に２分し、かつ前記第１電極と前記第２電
極にまたがって前記半導体表面に形成されたゲート絶縁
膜と、該ゲート絶縁膜上に形成されたゲート電極とから
なるＭＩＳ電界効果トランジスタによシ構成されること
を特徴とする半導体メモリセルが得られる。
おいて該半導体基板の一部分をとシ囲みしかも前記半導
体基板に埋め込まれた絶縁性物質と、該絶縁性物質の中
に埋め込まれ前記第１導電型半導体基板と電気的に絶縁
された導電性物質と前記半導体基板と、からなるキャパ
シタと、前記絶縁性物質で囲まれた部分の前記半導体表
面に形成された第２導電型の第１電極と、前記絶縁性物
質で囲まれた前記半導体表面に前記第１電極と隔離して
形成されしかも前記導電性物質と電気的に接続された第
２導電型の第２電極と、前記絶縁性物質で囲まれた前記
半導体表面領域を前記第１電極を含む領域と前記第２電
極を含む領域に２分し、かつ前記第１電極と前記第２電
極にまたがって前記半導体表面に形成されたゲート絶縁
膜と、該ゲート絶縁膜上に形成されたゲート電極とから
なるＭＩＳ電界効果トランジスタによシ構成されること
を特徴とする半導体メモリセルが得られる。
以下発明の典型的な実施例を第２．第３図を用いて詳述
する。第２図は本発明におけるメモリ・セルの平面図を
示したものであシ、第３図は第２図の平面図をＡＡ’の
一点鎖線に沿って切り開いた部分を製造プロセスの順を
追って示した模式的断面図である。
する。第２図は本発明におけるメモリ・セルの平面図を
示したものであシ、第３図は第２図の平面図をＡＡ’の
一点鎖線に沿って切り開いた部分を製造プロセスの順を
追って示した模式的断面図である。
まず例えばＰ型巣結晶シリコン基板２１の表面上に熱酸
化法によシ二酸化珪素膜２２を形成した後、素子分離領
域の形状を有するホトレジスト２３を形成した（（ａ）
図）。
化法によシ二酸化珪素膜２２を形成した後、素子分離領
域の形状を有するホトレジスト２３を形成した（（ａ）
図）。
次に前記ホトレジスト２３を耐エツチングマスクとじて
前記二酸化珪素膜２２をエツチング除去し、さらにシリ
コン基板２１をも深くエツチングしてシリコン基板表面
に凹部を設けた後、熱酸化法によシリコン基板２１を二
酸化珪素膜２４で被い、さらに多結晶シリコン２５、二
酸化珪素膜２６、窒化珪素膜２７を順次形成してから、
凹部の一部分を除く全面をホトレジスト２８で被った（
（ｂ）図）。
前記二酸化珪素膜２２をエツチング除去し、さらにシリ
コン基板２１をも深くエツチングしてシリコン基板表面
に凹部を設けた後、熱酸化法によシリコン基板２１を二
酸化珪素膜２４で被い、さらに多結晶シリコン２５、二
酸化珪素膜２６、窒化珪素膜２７を順次形成してから、
凹部の一部分を除く全面をホトレジスト２８で被った（
（ｂ）図）。
次に前記ホトレジスト２８を耐エツチングマスクとして
前記窒化珪素膜２７、前記二酸化珪素膜２６、前記多結
晶シリコン２５、前記二酸化珪素膜２４を各々除去した
後、前記窒化珪素膜２７を耐酸化マスクとして熱酸化法
によシ前記多結晶シリコン２５の一部を酸化した（（Ｃ
）図）。
前記窒化珪素膜２７、前記二酸化珪素膜２６、前記多結
晶シリコン２５、前記二酸化珪素膜２４を各々除去した
後、前記窒化珪素膜２７を耐酸化マスクとして熱酸化法
によシ前記多結晶シリコン２５の一部を酸化した（（Ｃ
）図）。
次に前記窒化珪素膜２７を耐エツチングマスクとして凹
部の底の一部に形成された二酸化珪素膜２９′を除去し
、次に前記窒化珪素１１１ｉ￥２７を除去した後凹部の
底に形成された窓よシシリコンのエピタキシャル成長法
を用いて基板シリコンと同−導％聾の単結晶シリコン３
０を成長させて凹部を完全に埋めた（（ｄ）図）。
部の底の一部に形成された二酸化珪素膜２９′を除去し
、次に前記窒化珪素１１１ｉ￥２７を除去した後凹部の
底に形成された窓よシシリコンのエピタキシャル成長法
を用いて基板シリコンと同−導％聾の単結晶シリコン３
０を成長させて凹部を完全に埋めた（（ｄ）図）。
次に表面に出ている前記二酸化珪素膜２６を除去した後
前記多結晶シリコン２５およびエピタキシャル成長によ
シ形成した単結晶シリコン３ｏを前記二酸化珪素膜２２
′の表面が出るまでエツチング除去した（（ｅ）図）。
前記多結晶シリコン２５およびエピタキシャル成長によ
シ形成した単結晶シリコン３ｏを前記二酸化珪素膜２２
′の表面が出るまでエツチング除去した（（ｅ）図）。
次に前記単結晶シリコン上にゲート酸化膜３１を形成、
多結晶シリコンにょシスイツチングトランジスタのゲー
ト電極１１′を形成、さらに砒素又は燐のイオン注入に
ょシビット線に接続するＮ型拡散層領域１２および多結
晶シリコン１３を通して前記シリコン基板２１内に形成
した前記多結晶シリコン２５と導通しているＮ型拡散層
３２を形成することによりＩＴＩＣセルを形成した（（
ｆ）図）。
多結晶シリコンにょシスイツチングトランジスタのゲー
ト電極１１′を形成、さらに砒素又は燐のイオン注入に
ょシビット線に接続するＮ型拡散層領域１２および多結
晶シリコン１３を通して前記シリコン基板２１内に形成
した前記多結晶シリコン２５と導通しているＮ型拡散層
３２を形成することによりＩＴＩＣセルを形成した（（
ｆ）図）。
第２図の平面図、第３図（ｆ）の断面図と従来のＩＴＩ
Ｃセルの第１図を比較して見ると、第１図のワード線に
接続されているスイッチングトランジスタのゲート電極
２は、第２図、第３図（ｆ）では、多結晶シリコン１１
′に相当し、第１図のビット線に接続されている拡散層
４は、第２図、第３図Ｉｆ）では、拡散層１２に相当し
ている。電荷を記憶する場合、ワード線に接続されたス
イッチングトランジスタをＯＮにすることによシ、ビッ
ト線に接続された拡散層よシ基板内に形成された多結晶
シリコン２５に電荷が蓄積されて記憶状態となる。
Ｃセルの第１図を比較して見ると、第１図のワード線に
接続されているスイッチングトランジスタのゲート電極
２は、第２図、第３図（ｆ）では、多結晶シリコン１１
′に相当し、第１図のビット線に接続されている拡散層
４は、第２図、第３図Ｉｆ）では、拡散層１２に相当し
ている。電荷を記憶する場合、ワード線に接続されたス
イッチングトランジスタをＯＮにすることによシ、ビッ
ト線に接続された拡散層よシ基板内に形成された多結晶
シリコン２５に電荷が蓄積されて記憶状態となる。
そしてこの蓄積容量は、多結晶シリコン２５と基板シリ
コン２１間に形成された二酸化珪素膜の容量によシ形成
される。すなわち容量は多結晶シリコン２５の両側に形
成される。このため蓄積容量はきわめて大きくなる。ま
た更に大きな容量が必要ならば多結晶シリコン２５を基
板内に深く形成することによシ、占有表面積を増加させ
ることなく蓄積容量のみを大幅に増加できる。記憶した
電荷を読み出す場合、ワード線に接続されたスイッチン
グトランジスタをＯＮにして、ビット線に接続された拡
散層１２に基板内に形成された多結晶シリコン２５に蓄
積された電荷を移動させて読み出しを行う。
コン２１間に形成された二酸化珪素膜の容量によシ形成
される。すなわち容量は多結晶シリコン２５の両側に形
成される。このため蓄積容量はきわめて大きくなる。ま
た更に大きな容量が必要ならば多結晶シリコン２５を基
板内に深く形成することによシ、占有表面積を増加させ
ることなく蓄積容量のみを大幅に増加できる。記憶した
電荷を読み出す場合、ワード線に接続されたスイッチン
グトランジスタをＯＮにして、ビット線に接続された拡
散層１２に基板内に形成された多結晶シリコン２５に蓄
積された電荷を移動させて読み出しを行う。
現在までのところ、ダイナミックメモリセルの記憶容量
は、α線が１個入射してもソフトエラーを発生しないだ
けの大きさを有することが必要とされている。記憶容量
部を平面的に形成している従来のＩＴＩＣメモリセルを
用いる場合、ＩＭｂｉｔクラスの高集積大容量メモリセ
ルでは、セル面積における記憶容量部の占める割合は５
０％程度にも及ぶが、本発明によれば記憶容量部は基板
内に形成されるため、この部分の表面積は非常に小さく
てすみ高集積化に適している、。
は、α線が１個入射してもソフトエラーを発生しないだ
けの大きさを有することが必要とされている。記憶容量
部を平面的に形成している従来のＩＴＩＣメモリセルを
用いる場合、ＩＭｂｉｔクラスの高集積大容量メモリセ
ルでは、セル面積における記憶容量部の占める割合は５
０％程度にも及ぶが、本発明によれば記憶容量部は基板
内に形成されるため、この部分の表面積は非常に小さく
てすみ高集積化に適している、。
なお第３図に示したリング型のＭＯＳ トランジスタを
スイッチングトランジスタとして使う実施例の外にも第
４図に示したようなバー型のＭＯＳトランジスタをスイ
ッチングトランジスタとして使う構造でもよい。またセ
ルとセルの間の素子分離については、前記実施例ではシ
リコン基板を細く残して分離領域としたが、これに限る
必要はなく、絶縁体例えばＳｉＯ，などを用いて分離し
てもよい。またＭＯＳトランジスタに限らず一般のＭＩ
Ｓ）ランリスタをスイッチングトランジスタとして使う
ことができることは明らかである。
スイッチングトランジスタとして使う実施例の外にも第
４図に示したようなバー型のＭＯＳトランジスタをスイ
ッチングトランジスタとして使う構造でもよい。またセ
ルとセルの間の素子分離については、前記実施例ではシ
リコン基板を細く残して分離領域としたが、これに限る
必要はなく、絶縁体例えばＳｉＯ，などを用いて分離し
てもよい。またＭＯＳトランジスタに限らず一般のＭＩ
Ｓ）ランリスタをスイッチングトランジスタとして使う
ことができることは明らかである。
１だ前記実施例においては、シリコン基板内に形成した
多結晶シリコンによるキャパシタンス領域の形を素子領
域下まで広げて、断面図３（ｆ）でもわかるようにＬ字
型にしているが、このキャパシタンス部の形状自体は必
ずしもこのように素子領域下まで広がったＬ字型でなく
てもよく、基板の深さ方向のみに形成された構造でも十
分である。
多結晶シリコンによるキャパシタンス領域の形を素子領
域下まで広げて、断面図３（ｆ）でもわかるようにＬ字
型にしているが、このキャパシタンス部の形状自体は必
ずしもこのように素子領域下まで広がったＬ字型でなく
てもよく、基板の深さ方向のみに形成された構造でも十
分である。
ただし、この場合はＬ字型に比べて深さ方向に深くキャ
パシタンス領域を形成して容量を大きく取る必要がある
。
パシタンス領域を形成して容量を大きく取る必要がある
。
以上述べたように本発明によれば微細なメモリセル面積
においても記憶容量を大きくとることができるため、高
集積化に適したメモリセルが容易に得られる。
においても記憶容量を大きくとることができるため、高
集積化に適したメモリセルが容易に得られる。
第１図は、従来のＩＴＩＣメモリセルの断面図、第２図
は、本発明によるメモリセルの平面図、第３図は、本発
明によるメモリセルの一実施例を製造するプロセスを示
す断面図である。第４図は本発明の他の実施例を示す平
面図。図中の番号は以下のものを示す。１−・・シリコ
ン基板、２・・・ワード線に接続されたゲート電極、３
・・・キャパシタ電極、４・−・ビット線に接続された
拡散ノー、５−・二酸化珪素膜、６・−・反転層、７・
−・分離領域に形成された二酸化珪素膜、１１−・・ワ
ード線、１１′・・・スイッチングトランジスタのゲー
ト電極（多結晶シリコン）、１２・・・ビット線に接続
する拡散層、１３・・・多結晶シリコン、２１・・・シ
リコン基板、２２．２２’・−・二酸化珪素膜、２３−
・・ホトレジスト、２４・−・二酸化珪素膜、２５・・
・多結晶シリコン、２６・−・二酸化珪素膜、２７−・
鴛化珪素膜、２８・・・ホトレジスト、２９．２９’・
−・二酸化珪素膜、３０・・・エピタキシャル成長によ
シ形成した単結晶シリコン、３１−・・二酸化珪素膜、
３２・・・拡散層、３２・−・二酸化珪素膜、４１・・
・スイッチングトランジスタのゲート電極、４２・・・
ビット線に接続する拡散層、４３−・多結晶シリコン、
４５−・多結晶シリコン、４６＝・二酸化珪素膜。 才 ７ 図 才２図 ２、し オ ３ 図 （ｅ） （ｆノ オ ｌ 図
は、本発明によるメモリセルの平面図、第３図は、本発
明によるメモリセルの一実施例を製造するプロセスを示
す断面図である。第４図は本発明の他の実施例を示す平
面図。図中の番号は以下のものを示す。１−・・シリコ
ン基板、２・・・ワード線に接続されたゲート電極、３
・・・キャパシタ電極、４・−・ビット線に接続された
拡散ノー、５−・二酸化珪素膜、６・−・反転層、７・
−・分離領域に形成された二酸化珪素膜、１１−・・ワ
ード線、１１′・・・スイッチングトランジスタのゲー
ト電極（多結晶シリコン）、１２・・・ビット線に接続
する拡散層、１３・・・多結晶シリコン、２１・・・シ
リコン基板、２２．２２’・−・二酸化珪素膜、２３−
・・ホトレジスト、２４・−・二酸化珪素膜、２５・・
・多結晶シリコン、２６・−・二酸化珪素膜、２７−・
鴛化珪素膜、２８・・・ホトレジスト、２９．２９’・
−・二酸化珪素膜、３０・・・エピタキシャル成長によ
シ形成した単結晶シリコン、３１−・・二酸化珪素膜、
３２・・・拡散層、３２・−・二酸化珪素膜、４１・・
・スイッチングトランジスタのゲート電極、４２・・・
ビット線に接続する拡散層、４３−・多結晶シリコン、
４５−・多結晶シリコン、４６＝・二酸化珪素膜。 才 ７ 図 才２図 ２、し オ ３ 図 （ｅ） （ｆノ オ ｌ 図
Claims (1)
- 少なくとも第１導電型半導体基板表面において該半導体
基板の一部分をとシ囲みしかも前記半導体基板に埋め込
まれた絶縁性物質と、該絶縁性物質の中に埋め込まれ前
記第１導電型半導体基板と電気的に絶縁された導電性物
質と、前記半導体基板と、からなるキャパシタと、前記
絶縁性物質で囲まれた部分の前記半導体表面に形成され
た第２導電型の第１電極と、前記絶縁性物質で囲まれた
前記半導体表面に前記第１電極と隔離して形成されしか
も前記導電性物質と電気的に接続された第２導電型の第
２電極と、前記絶縁性物質で囲まれた前記半導体表面領
域を前記第１電極を含む領域と前記第２電極を含む領域
に２分し、かつ前記第１電極と前記第２電極にまたがっ
て前記半導体表面に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜上に形成されたゲート電極とかみなるＭＩＳ電
界効果トランジスタによシ構成されることを特徴とする
半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220581A JPS59110154A (ja) | 1982-12-16 | 1982-12-16 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220581A JPS59110154A (ja) | 1982-12-16 | 1982-12-16 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59110154A true JPS59110154A (ja) | 1984-06-26 |
| JPH0370381B2 JPH0370381B2 (ja) | 1991-11-07 |
Family
ID=16753211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57220581A Granted JPS59110154A (ja) | 1982-12-16 | 1982-12-16 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110154A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129461A (ja) * | 1983-01-13 | 1984-07-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPS61170060A (ja) * | 1985-01-23 | 1986-07-31 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS61177742A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63124453A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1982
- 1982-12-16 JP JP57220581A patent/JPS59110154A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129461A (ja) * | 1983-01-13 | 1984-07-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH0480540B2 (ja) * | 1983-01-13 | 1992-12-18 | Fujitsu Ltd | |
| JPS61170060A (ja) * | 1985-01-23 | 1986-07-31 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS61177742A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63124453A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370381B2 (ja) | 1991-11-07 |
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