JPS61177742A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61177742A JPS61177742A JP1640585A JP1640585A JPS61177742A JP S61177742 A JPS61177742 A JP S61177742A JP 1640585 A JP1640585 A JP 1640585A JP 1640585 A JP1640585 A JP 1640585A JP S61177742 A JPS61177742 A JP S61177742A
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- JP
- Japan
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- active region
- oxide film
- region
- semiconductor device
- aperture
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔陀業上の利用分野〕
本発明に、半導体装置にかかるものであり、特に半４不
集積ロ路における素子間分離構造の改良に関するもので
ある。
集積ロ路における素子間分離構造の改良に関するもので
ある。
従来の素子「−分離手段としては、例えば笛２図に示す
ような選択酸化法がある。原（２図において、シリコン
基板００の主表面には、まずシリコン酸化膜（以下、単
に「酸化膜」という）（２）が形成される。そして、次
に、必要なデバイスが形成される活性領域となる部分に
のみ耐酸化性のシリコン窒化膜（以下、単に「窒化、嗅
」という）α４が形成される（第２図（Ａ）β照）。
ような選択酸化法がある。原（２図において、シリコン
基板００の主表面には、まずシリコン酸化膜（以下、単
に「酸化膜」という）（２）が形成される。そして、次
に、必要なデバイスが形成される活性領域となる部分に
のみ耐酸化性のシリコン窒化膜（以下、単に「窒化、嗅
」という）α４が形成される（第２図（Ａ）β照）。
次に、選択酸化膜ＯＱを形成する。このとさ、窒化膜Ｃ
１４）の部分は酸化されないので、活性領域以外の部分
で選択酸化膜ｏＱが形ｂｚされることとなる。
１４）の部分は酸化されないので、活性領域以外の部分
で選択酸化膜ｏＱが形ｂｚされることとなる。
ところで、以上のような素子間分離構造では、次のよう
な不都合がある。
な不都合がある。
まず第１に、選択酸化時にバーズビーク０日が形ｂｌす
れることである。バーズビーク四ハ、素子の活性領域内
に横方向から酸化層が入り込む現象であり、素子の微細
化、高密度化？阻吾する。
れることである。バーズビーク四ハ、素子の活性領域内
に横方向から酸化層が入り込む現象であり、素子の微細
化、高密度化？阻吾する。
第２に、素子表面の平坦性の問題がある。すなわち、選
択酸化時ＩＣ窒化膜咲が設げられている活性領域と、選
択酸化１摸ｑＱとの間に段差が生じ、以。
択酸化時ＩＣ窒化膜咲が設げられている活性領域と、選
択酸化１摸ｑＱとの間に段差が生じ、以。
後ノプロセスで形成される金属配線がこの段差部分で切
断されるなどのおそｎが生じ１．．２佃配線の形成のし
ａイとなって製造の歩留りが低下することとなる。
断されるなどのおそｎが生じ１．．２佃配線の形成のし
ａイとなって製造の歩留りが低下することとなる。
第３に、選択酸化時に酸化膜が膨張するため、活性領域
ｌＣ応力がかかり、欠陥が発生することである。これも
製造の歩留りを低下させる原因となる。
ｌＣ応力がかかり、欠陥が発生することである。これも
製造の歩留りを低下させる原因となる。
第４に、活性領域と基板との浮遊容量のため、いわゆる
ＲＣ時定数が増大する結果、伝播遅延時 。
ＲＣ時定数が増大する結果、伝播遅延時 。
間が増大して素子動作の高速化が阻′８されることとな
る。
る。
本発明はかかる点に鑑みてなされたものであり、素子の
高密度化、動作の高速化に対応できるとともに、結晶欠
陥が少なく−ｔ’−坦性のよい半導体装置を提供するこ
とをその目的とするものである。
高密度化、動作の高速化に対応できるとともに、結晶欠
陥が少なく−ｔ’−坦性のよい半導体装置を提供するこ
とをその目的とするものである。
本発明は、素子量分ａを行なう分離領域によって素子が
形成される活性領域が囲まれるようにするとともに、活
性領域の一部が半導体基板と連続する渭造を存すること
？特徴とするものである。
形成される活性領域が囲まれるようにするとともに、活
性領域の一部が半導体基板と連続する渭造を存すること
？特徴とするものである。
本発明によれば、絶縁領域の一部が活性・領域に入り込
むことがなく、ま之、基板との間に生ずる浮遊容量も低
減され、活性領域をエピタキシャル成長させて良好な単
結晶を得ること逅可能となる。
むことがなく、ま之、基板との間に生ずる浮遊容量も低
減され、活性領域をエピタキシャル成長させて良好な単
結晶を得ること逅可能となる。
以下、本発明にかかる半導体装ｉを添付図面に示す実施
例に基づいて詳細に説明する。
例に基づいて詳細に説明する。
第１図ｒＡ）ないしくＥ）には、本発明の一実施例が示
されている。この図に示すように、素子間分離領域は、
（Ａ）ないしくＥ）の工程によって形成される。
されている。この図に示すように、素子間分離領域は、
（Ａ）ないしくＥ）の工程によって形成される。
まず、適宜のシリコン基板翰を用、よし、最終的には素
子間分離領域となる第１の酸化膜のを、例えば熱酸化法
などによって形成する（第１図（Ａ）参照）。
子間分離領域となる第１の酸化膜のを、例えば熱酸化法
などによって形成する（第１図（Ａ）参照）。
次に、写に蝕刻法などにより素子を形成する活性領域の
酸化膜ｄを除去し、第１の開口部（２４）を形成する（
同図（Ｂ）参照）。なお、酸化膜（２）を除去する方法
としては、ｅ、絽加工が可能である反応性イオンエツチ
ング技術を使うとよい。
酸化膜ｄを除去し、第１の開口部（２４）を形成する（
同図（Ｂ）参照）。なお、酸化膜（２）を除去する方法
としては、ｅ、絽加工が可能である反応性イオンエツチ
ング技術を使うとよい。
次に、第２の酸化膜（ハ）が形成されるとともに、酸化
膜器の活性領域内において第２の開口部酩が形成される
（同図（Ｃ）、 （Ｄ）参照）。
膜器の活性領域内において第２の開口部酩が形成される
（同図（Ｃ）、 （Ｄ）参照）。
次に、以上のよ・うにして得られたものに対し、開口部
（至）を介してシリコンの単結晶のエピタキシャル層田
が形成される。この場合において、適切な条Ｙ＋、例え
ば匠長温屁、既長速度、成長前クリーニング方法等ｔｉ
宜選択することにより、酸化ｊ摸の上には全く成長せず
、開口部＠、■の領域にのみエピタキシャル層■を選択
的に形成することができる。すなわち第１図（Ｅ）に示
すように、分離用の酸ｆヒ膜−ＩＣ囲まれた活性領域と
なる部分に、シリコンの単結晶のノｉが形成されること
となる。
（至）を介してシリコンの単結晶のエピタキシャル層田
が形成される。この場合において、適切な条Ｙ＋、例え
ば匠長温屁、既長速度、成長前クリーニング方法等ｔｉ
宜選択することにより、酸化ｊ摸の上には全く成長せず
、開口部＠、■の領域にのみエピタキシャル層■を選択
的に形成することができる。すなわち第１図（Ｅ）に示
すように、分離用の酸ｆヒ膜−ＩＣ囲まれた活性領域と
なる部分に、シリコンの単結晶のノｉが形成されること
となる。
次に、上記実施例の作用について説明する。まず、エピ
タキシャル層山の膜厚を酸化膜器と同様にすることがで
き、このなめ表面に段差が生じ々い。従って、金旭配線
等が切断されるなどの不都合が生じない。
タキシャル層山の膜厚を酸化膜器と同様にすることがで
き、このなめ表面に段差が生じ々い。従って、金旭配線
等が切断されるなどの不都合が生じない。
また、酸化膜四上のエピタキシャル層（至）は、開口部
（ハ）より横方向に成長するため、欠品欠陥の極めて少
い良質の単結晶となる。従って、歩留りが向上すること
となる。
（ハ）より横方向に成長するため、欠品欠陥の極めて少
い良質の単結晶となる。従って、歩留りが向上すること
となる。
更に、エピタキシャル層■に対応する活性領域は、開口
部（至）の部分を除いて縦横いずれの方向にも酸化釦嵩
四で分離されているため、基板（イ）に対する浮遊容量
が低減する。従って、素子動作の高速化に有効である。
部（至）の部分を除いて縦横いずれの方向にも酸化釦嵩
四で分離されているため、基板（イ）に対する浮遊容量
が低減する。従って、素子動作の高速化に有効である。
〔発明の効果〕
以上説明したように、本発明による半導体装置によれば
、活性領域への分離酸化膜の入り込みがなく、ま穴素子
表面は平坦であるとともに、活性領域の結晶欠陥が非常
に少く、基板との間の浮遊容量も押割されるため、素子
の高密度化、動作の高速化に好適であるとともに、歩留
りの向上を図ることができるという効果がある。
、活性領域への分離酸化膜の入り込みがなく、ま穴素子
表面は平坦であるとともに、活性領域の結晶欠陥が非常
に少く、基板との間の浮遊容量も押割されるため、素子
の高密度化、動作の高速化に好適であるとともに、歩留
りの向上を図ることができるという効果がある。
爾１図（Ａ＞ないしくＥ）は２：発明にがかる半導体装
置の一実施例を示すｊＡ造工程時の断面図、第２図（Ａ
）及び（Ｂ）Ｆ′ｉ従来技術の一例を示す断面図である
。 図において、■は基板、の、轍は酸化膜、Ｑ４゜（至）
は開口部、（７）（１工ピタキシヤル層である。 なお、各図中同一符号は、同−又は相当部分を示すもの
とする。 代理人 弁理士 木 村 三 朗 第１図 第 １ 図 誤 第２図
置の一実施例を示すｊＡ造工程時の断面図、第２図（Ａ
）及び（Ｂ）Ｆ′ｉ従来技術の一例を示す断面図である
。 図において、■は基板、の、轍は酸化膜、Ｑ４゜（至）
は開口部、（７）（１工ピタキシヤル層である。 なお、各図中同一符号は、同−又は相当部分を示すもの
とする。 代理人 弁理士 木 村 三 朗 第１図 第 １ 図 誤 第２図
Claims (2)
- （１）半導体基板に形成される素子間の分離を行う分離
領域が絶縁材料によつて形成される半導体装置において
、 前記素子が形成される活性領域の一部が半導体基板と連
続するとともに、この活性領域を分離領域で囲むように
したことを特徴とする半導体装置。 - （２）前記活性領域は、半導体基板に対しエピタキシャ
ル成長させて形成される特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1640585A JPS61177742A (ja) | 1985-02-01 | 1985-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1640585A JPS61177742A (ja) | 1985-02-01 | 1985-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61177742A true JPS61177742A (ja) | 1986-08-09 |
Family
ID=11915331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1640585A Pending JPS61177742A (ja) | 1985-02-01 | 1985-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177742A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187977A (ja) * | 1988-01-22 | 1989-07-27 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| US4983539A (en) * | 1987-02-28 | 1991-01-08 | Canon Kabushiki Kaisha | Process for producing a semiconductor article |
| US6503799B2 (en) | 2001-03-08 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2006513584A (ja) * | 2002-12-18 | 2006-04-20 | アギア システムズ インコーポレーテッド | 能動領域の欠陥が低減されユニークな接触スキームを有する半導体デバイス |
| JP2011023610A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474682A (en) * | 1977-11-28 | 1979-06-14 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor and its manufacture |
| JPS59110154A (ja) * | 1982-12-16 | 1984-06-26 | Nec Corp | 半導体メモリセル |
-
1985
- 1985-02-01 JP JP1640585A patent/JPS61177742A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474682A (en) * | 1977-11-28 | 1979-06-14 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor and its manufacture |
| JPS59110154A (ja) * | 1982-12-16 | 1984-06-26 | Nec Corp | 半導体メモリセル |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983539A (en) * | 1987-02-28 | 1991-01-08 | Canon Kabushiki Kaisha | Process for producing a semiconductor article |
| JPH01187977A (ja) * | 1988-01-22 | 1989-07-27 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| US6503799B2 (en) | 2001-03-08 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2006513584A (ja) * | 2002-12-18 | 2006-04-20 | アギア システムズ インコーポレーテッド | 能動領域の欠陥が低減されユニークな接触スキームを有する半導体デバイス |
| JP2011023610A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Corp | 半導体装置の製造方法 |
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