JPS5851534A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS5851534A JPS5851534A JP14947281A JP14947281A JPS5851534A JP S5851534 A JPS5851534 A JP S5851534A JP 14947281 A JP14947281 A JP 14947281A JP 14947281 A JP14947281 A JP 14947281A JP S5851534 A JPS5851534 A JP S5851534A
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- recess
- oxide film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置のｇ進法、特にアイソレー
ジ冒ン（素子分■）ＩＩ化膜形成技術に関する。
ジ冒ン（素子分■）ＩＩ化膜形成技術に関する。
パイボーフ半導体メモリにおいては、メモリセルの相互
分離を半導体表面に酸化膜を深く形成する、いわゆるア
、インプレーナプロセスにより行なっている。このアイ
ソプレーナプロセスでは、素子の形成される８４工ピタ
キシヤル層表面と酸化履表重との段差を小さくするため
に第１図１ｍｌに示すように予め８１１表面をエッチし
て凹部４を！１成し、この凹部に対してアイツレ−シー
ン酸化を行なうことにより同図（ｂ）に示すアイソレー
ジ曹ン酸化膜５を形成している。上記の凹部形成のエツ
チングには半導体結晶の＾方性エッチ速度を利用するこ
とにより比較的に急角度の儒画をもつ凹部奢形成する場
合でも、凹部の隅部でバードヘッド、バードビークと呼
ばれる突起部６が形成されやすく、この上にＡＪ等の配
線を形成した場合に突起部の段差によるＡ１切れを避け
ようとすると酸化膜の′内積の増大を招き、メモリセル
の集積度の低下につながることになった。
分離を半導体表面に酸化膜を深く形成する、いわゆるア
、インプレーナプロセスにより行なっている。このアイ
ソプレーナプロセスでは、素子の形成される８４工ピタ
キシヤル層表面と酸化履表重との段差を小さくするため
に第１図１ｍｌに示すように予め８１１表面をエッチし
て凹部４を！１成し、この凹部に対してアイツレ−シー
ン酸化を行なうことにより同図（ｂ）に示すアイソレー
ジ曹ン酸化膜５を形成している。上記の凹部形成のエツ
チングには半導体結晶の＾方性エッチ速度を利用するこ
とにより比較的に急角度の儒画をもつ凹部奢形成する場
合でも、凹部の隅部でバードヘッド、バードビークと呼
ばれる突起部６が形成されやすく、この上にＡＪ等の配
線を形成した場合に突起部の段差によるＡ１切れを避け
ようとすると酸化膜の′内積の増大を招き、メモリセル
の集積度の低下につながることになった。
本発明は上記した点にかんがみてなされたものであり、
その目的はアイソレージ１ン酸化膜の表面の平坦化によ
りメモリ等の半導体素子を微細化し、もって性能を向上
することにある。
その目的はアイソレージ１ン酸化膜の表面の平坦化によ
りメモリ等の半導体素子を微細化し、もって性能を向上
することにある。
第２ ＷＡ（ｍｌ−（ｆｌに本発明をパイポーチメモリ
ブーセスに適用した場合の膳ましい実施例が示される。
ブーセスに適用した場合の膳ましい実施例が示される。
以下各工程に従って詳述する。
１ｍｌ 高比抵抗Ｐ＠８ ｉ基板１を用意し、その−
主表函にホトエツチングにより第１の凹部７を形成する
。この第１の凹部はメ％リセルの形威されべき位置に形
成されるものである。なお、第１の凹部形成前に予めＰ
ｌ［８ｉ基鈑ｌの表面にＢ（〆ラン）を浅くイオン打込
みしておくとよい、このぎロン導入（Ｐ＋）層はアイツ
レ−９１２部のチャネルストッパとなる部分である。第
１の凹部を形成することによりその部分のボロン導入層
はエッチ除去される。
主表函にホトエツチングにより第１の凹部７を形成する
。この第１の凹部はメ％リセルの形威されべき位置に形
成されるものである。なお、第１の凹部形成前に予めＰ
ｌ［８ｉ基鈑ｌの表面にＢ（〆ラン）を浅くイオン打込
みしておくとよい、このぎロン導入（Ｐ＋）層はアイツ
レ−９１２部のチャネルストッパとなる部分である。第
１の凹部を形成することによりその部分のボロン導入層
はエッチ除去される。
（ｂ） Ｎ＋厘込層２を形成するための８ｂ（アンチ
モン）を第１の凹部７を含む８ｉ基板表面にデージット
し、拡散する。
モン）を第１の凹部７を含む８ｉ基板表面にデージット
し、拡散する。
（ＣＩ 全面にＮｌｌドープ８１をエピタキシャル成
長しＮｌｌ＆ｉ層３を約３μｍ厚に形成する。このＮ１
１８ｉ層の表面は前記第１の凹部７に対応する凹１１に
７′とこの凹部に隣接する凸部９とから構成される。
長しＮｌｌ＆ｉ層３を約３μｍ厚に形成する。このＮ１
１８ｉ層の表面は前記第１の凹部７に対応する凹１１に
７′とこの凹部に隣接する凸部９とから構成される。
ｌｄｌ ＮｌｌＳｉｌｌＳ面層おける上記凸部９をそ
の周辺の凹部７′の一部を含めてエッチ除去し第２の凹
部４０を形成する。同図において、１１は第２の凹部エ
ッチのためのマスタである。このマスク材料を８ｉ、Ｎ
４−８ｉへにより構成すれば、次の選択酸化工程でその
まま耐蒙化マスクとして兼用することができる。
の周辺の凹部７′の一部を含めてエッチ除去し第２の凹
部４０を形成する。同図において、１１は第２の凹部エ
ッチのためのマスタである。このマスク材料を８ｉ、Ｎ
４−８ｉへにより構成すれば、次の選択酸化工程でその
まま耐蒙化マスクとして兼用することができる。
ｌｅｌ 前記工程でエッチされた第２の凹部の形成さ
れたｓｔ層を選択的に酸化してアイソレージ曹ン酸化膜
１２をＮ＋埋込層２に達する深さにまで形成する。この
時、工１ｉｉ１１１１でＰＩ！８ｉ基板に第１の内部７
を形成するためのエツチング量と、工１ｉｉ １ｄｌで
ＮＩＩａｉ層３に第２の凹部１０を形成するためのエツ
チング量及び相互の位置をコントロールスることにより
、第３図に示すように選択酸化によって増加する厚さ公
人を補償する凹ｓＢを彫威し、同図Ｃに示すように、ア
イソレージｌン酸化膜とＮ１１８１層の表面を平坦化し
、バードヘッド等の突起をなくすことができる。
れたｓｔ層を選択的に酸化してアイソレージ曹ン酸化膜
１２をＮ＋埋込層２に達する深さにまで形成する。この
時、工１ｉｉ１１１１でＰＩ！８ｉ基板に第１の内部７
を形成するためのエツチング量と、工１ｉｉ １ｄｌで
ＮＩＩａｉ層３に第２の凹部１０を形成するためのエツ
チング量及び相互の位置をコントロールスることにより
、第３図に示すように選択酸化によって増加する厚さ公
人を補償する凹ｓＢを彫威し、同図Ｃに示すように、ア
イソレージｌン酸化膜とＮ１１８１層の表面を平坦化し
、バードヘッド等の突起をなくすことができる。
（ｆｌ 前記耐酸化膜１１を除去して露出したＳｔ層
〕一方を適当なマスク材で覆い、アイソレージ田ン酸化
膜１２を利用することで、不純物の選択的拡散を行ない
、一方の８１層にコレクタのための高濃度のＮ＋層（い
わゆるＣＮ＋層）１３を形成し、他方の８Ｌ層にベース
となるＰ＋層１４．エミッタとなるＮ＋層１５を形成す
る。この後、Ｎ＋工ｔｙ＃表面には多結晶８ｉ層１６を
介してＡＪ電極１７な形威し、ＣＮ＋層表函に直接にＡ
Ｊ電極１８をＷＡ威する。このようにして形成されたコ
レク＃１エミッタ間のブレークダウン電圧印加によ吻て
情報入力するメモリセルを完成する。
〕一方を適当なマスク材で覆い、アイソレージ田ン酸化
膜１２を利用することで、不純物の選択的拡散を行ない
、一方の８１層にコレクタのための高濃度のＮ＋層（い
わゆるＣＮ＋層）１３を形成し、他方の８Ｌ層にベース
となるＰ＋層１４．エミッタとなるＮ＋層１５を形成す
る。この後、Ｎ＋工ｔｙ＃表面には多結晶８ｉ層１６を
介してＡＪ電極１７な形威し、ＣＮ＋層表函に直接にＡ
Ｊ電極１８をＷＡ威する。このようにして形成されたコ
レク＃１エミッタ間のブレークダウン電圧印加によ吻て
情報入力するメモリセルを完成する。
以上実施例で述べた本発明によれば下記の諸効畢がもた
らされる。
らされる。
（１１表面平坦なアイソプレーナ構造が得られる。
これによってコンタク）部の位置合せを精密に行なうこ
とがで会、トランジスタの微細化、配線の多層化に極め
て有利となった。
とがで会、トランジスタの微細化、配線の多層化に極め
て有利となった。
（２） エピタキシャル層を厚（形成することができ
る。これによって高耐圧化が可能である。
る。これによって高耐圧化が可能である。
（３）酸化時間を短か（することによりトランジスタの
微細化、高連化が可能である。
微細化、高連化が可能である。
本発明は高速バイポーラメモリ、ディジタル回路用ＩＣ
等に適用しその微細化に寄与するところ大である。
等に適用しその微細化に寄与するところ大である。
第１１１１１１（ｂ）は従来のアイソプレーナプロセス
の例を示す工程断面図である。第２１ｉＪＬｌ〜（ｆｌ
は本発明によるアイソプレーナプロセスの実施例を示す
工程断面図である。第３図は本発明の原聰説明のための
酸化膜の増加分を補償する凹Ｓ＊状を示す断Ｉ１ｍであ
る。 ｌ・・・ｐｉ１８ ｉ基板、２・・・Ｎ＋堀込層、３・
・・ＮｉｌエビＩキシャル８ム層、４・・・凹部、５・
・・アイソレージ璽ン酸化膜、６・・・バードヘッド略
の突起部、７・・・第１の凹部、８・・・Ｐ＋層、９・
・・凸ＩＩ、１０・・・第２のｌ！Ｉｌｌ、１１・・・
マスク、１２・・・アイソレージランＩＩ化１１．１３
・・・ＣＮ＋層、１４・・・Ｐ＋ベース、ｌ５・・・Ｎ
＋工之ツタ、！６・・・多結晶８ｉ層、１７゜１８・・
・電極。 代場人 弁理士 薄 １）利 幸 第 ２ 図 第 ２ 図 第 ２ 図 第 ３ 図
の例を示す工程断面図である。第２１ｉＪＬｌ〜（ｆｌ
は本発明によるアイソプレーナプロセスの実施例を示す
工程断面図である。第３図は本発明の原聰説明のための
酸化膜の増加分を補償する凹Ｓ＊状を示す断Ｉ１ｍであ
る。 ｌ・・・ｐｉ１８ ｉ基板、２・・・Ｎ＋堀込層、３・
・・ＮｉｌエビＩキシャル８ム層、４・・・凹部、５・
・・アイソレージ璽ン酸化膜、６・・・バードヘッド略
の突起部、７・・・第１の凹部、８・・・Ｐ＋層、９・
・・凸ＩＩ、１０・・・第２のｌ！Ｉｌｌ、１１・・・
マスク、１２・・・アイソレージランＩＩ化１１．１３
・・・ＣＮ＋層、１４・・・Ｐ＋ベース、ｌ５・・・Ｎ
＋工之ツタ、！６・・・多結晶８ｉ層、１７゜１８・・
・電極。 代場人 弁理士 薄 １）利 幸 第 ２ 図 第 ２ 図 第 ２ 図 第 ３ 図
Claims (1)
- １、半導体基板の第１表面の一部をエッチして第１の凹
部をＷＩ感する工程、第１の凹部を含む基板表面に埋込
層形成のための不純物を導入する工程、上記不純物を導
入した基板上に半導体層をエピタキシャル成長させる工
程、第１の凹部に従って上記半導体層表面に形成された
凹部を囲む半導体層の凸部をその周辺凹部の一部を含め
てエッチし第２の凹部を形成する工程、第２の凹部の形
成された半導体層を選択的に酸化してアイソレージ嘗ン
讃化膜を形成する工程とを含み、アイソレージ謬ン酸化
展による厚さの増加分を第１の凹部及び第２の凹部によ
つて補償することを特徴とする半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14947281A JPS5851534A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14947281A JPS5851534A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851534A true JPS5851534A (ja) | 1983-03-26 |
Family
ID=15475881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14947281A Pending JPS5851534A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165048A (ja) * | 1989-11-22 | 1991-07-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2010140224A1 (ja) * | 2009-06-02 | 2010-12-09 | 三菱電機株式会社 | 半導体装置の製造方法、並びにプリント回路板およびその製造方法 |
-
1981
- 1981-09-24 JP JP14947281A patent/JPS5851534A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165048A (ja) * | 1989-11-22 | 1991-07-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2010140224A1 (ja) * | 2009-06-02 | 2010-12-09 | 三菱電機株式会社 | 半導体装置の製造方法、並びにプリント回路板およびその製造方法 |
| CN102460656A (zh) * | 2009-06-02 | 2012-05-16 | 三菱电机株式会社 | 半导体装置的制造方法、印刷电路板及其制造方法 |
| JP5345214B2 (ja) * | 2009-06-02 | 2013-11-20 | 三菱電機株式会社 | 太陽電池の製造方法 |
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