JPS59936A - 絶縁分離膜の形成方法 - Google Patents
絶縁分離膜の形成方法Info
- Publication number
- JPS59936A JPS59936A JP11017782A JP11017782A JPS59936A JP S59936 A JPS59936 A JP S59936A JP 11017782 A JP11017782 A JP 11017782A JP 11017782 A JP11017782 A JP 11017782A JP S59936 A JPS59936 A JP S59936A
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- forming
- oxide film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁分離膜の形成方法に関する。
従来、半導体装置の能動領域とフィールド領域の分離は
、通常、選択酸化法によシ行なわれている。その１つで
あるＬＯＧＯ８（Ｌｏｃａｌ−Ｏｗｉｄｅ ｏｆＳｉｌ
ｉｃｏｎ）法は、シリコン、スライス全面に保護酸化膜
を形成した後、能動領域に窒化硅素膜（以下、Ｓｉ３Ｎ
４と記す。）を被着し、これをマスクにして熱酸化を行
ない絶縁分離膜を形成する方法である。
、通常、選択酸化法によシ行なわれている。その１つで
あるＬＯＧＯ８（Ｌｏｃａｌ−Ｏｗｉｄｅ ｏｆＳｉｌ
ｉｃｏｎ）法は、シリコン、スライス全面に保護酸化膜
を形成した後、能動領域に窒化硅素膜（以下、Ｓｉ３Ｎ
４と記す。）を被着し、これをマスクにして熱酸化を行
ない絶縁分離膜を形成する方法である。
ところで、ＬＯＣＯ８法は熱酸化によって形成されたフ
ィールド酸化膜がＳｉ３Ｎ４膜直下の能動領域形成予定
個所にくい込む欠点があった。例えば、約０．８μｍの
フィールド酸化膜を形成する場合、このくい込み量は、
一方の端部から０．４〜０．５μｍに達する。この為、
設計寸法にして、約１μｍの余裕が必要である。その結
果半導体装置の集積度を十分に向上させる事ができない
問題があった０ 第１図にＬＯＣＯ８法により酸化膜を形成した後の構造
断面図を示す。第１図に示す様に、Ｓｉ３Ｎ４膜１をマ
スクとしてフィールド酸化膜２の形成時に、Ｓｉ３Ｎ４
膜１直下へのくい込みにより、Ｓｉ３Ｎ４膜が歪み、そ
の反作用によりフィールド酸化膜２直下に歪みが生じる
。とくに、ＭＯ３型デバイスで一般的に用いられる（１
０ｏ）基板３においては、同図の実線４［（１１１）と
紙面の交線〕で示す（１１１）に転位が発生する。これ
らの転位がキャリアの捕獲単位になり、例えば、集積度
が向上して、能動領域が極度に狭くなっているよ、うな
書き込み読み出し可能のダイナミックメモリーにおいて
は誤動作の原因となる欠点があった。
ィールド酸化膜がＳｉ３Ｎ４膜直下の能動領域形成予定
個所にくい込む欠点があった。例えば、約０．８μｍの
フィールド酸化膜を形成する場合、このくい込み量は、
一方の端部から０．４〜０．５μｍに達する。この為、
設計寸法にして、約１μｍの余裕が必要である。その結
果半導体装置の集積度を十分に向上させる事ができない
問題があった０ 第１図にＬＯＣＯ８法により酸化膜を形成した後の構造
断面図を示す。第１図に示す様に、Ｓｉ３Ｎ４膜１をマ
スクとしてフィールド酸化膜２の形成時に、Ｓｉ３Ｎ４
膜１直下へのくい込みにより、Ｓｉ３Ｎ４膜が歪み、そ
の反作用によりフィールド酸化膜２直下に歪みが生じる
。とくに、ＭＯ３型デバイスで一般的に用いられる（１
０ｏ）基板３においては、同図の実線４［（１１１）と
紙面の交線〕で示す（１１１）に転位が発生する。これ
らの転位がキャリアの捕獲単位になり、例えば、集積度
が向上して、能動領域が極度に狭くなっているよ、うな
書き込み読み出し可能のダイナミックメモリーにおいて
は誤動作の原因となる欠点があった。
尚、６は能動領域への歪を防止するための酸化膜である
。
。
本発明は上記欠点にかんがみなされたもので、本発明は
歪みのない絶縁分離膜の形成方法を提供せんとするもの
である。
歪みのない絶縁分離膜の形成方法を提供せんとするもの
である。
第２図は本発明の詳細な説明する為の半導体装置の要部
断面図である。フィールド領域を形成する以前に、まず
、半導体基板３に溝を形成することにより予めフィール
ド領域を確定してから、同溝底面に５１３Ｎ４膜６をマ
スクに選択的に、熱酸化膜７を形成し、この酸化膜７の
横方内拡がり先端部８が、溝の側壁で終る様になし、こ
れによシ従来のＬＯＣＯ８法の様な、表面５１３Ｎ４膜
直下へのフィールド酸化膜のくい込み、即ちバーズビー
クを皆無となし、かくして、集積度の低下を防いだもの
である。本発明では半導体基板３として（１００）基板
を用いると溝の底部深い部分、即ち能動領域から離れた
部分で、同図の実線９で示す（１１１）に転位が発生す
るのでＬＯＣＯ３法の様に転位がキャリアの捕獲準位に
なる可能性を減少させようとするものである。
断面図である。フィールド領域を形成する以前に、まず
、半導体基板３に溝を形成することにより予めフィール
ド領域を確定してから、同溝底面に５１３Ｎ４膜６をマ
スクに選択的に、熱酸化膜７を形成し、この酸化膜７の
横方内拡がり先端部８が、溝の側壁で終る様になし、こ
れによシ従来のＬＯＣＯ８法の様な、表面５１３Ｎ４膜
直下へのフィールド酸化膜のくい込み、即ちバーズビー
クを皆無となし、かくして、集積度の低下を防いだもの
である。本発明では半導体基板３として（１００）基板
を用いると溝の底部深い部分、即ち能動領域から離れた
部分で、同図の実線９で示す（１１１）に転位が発生す
るのでＬＯＣＯ３法の様に転位がキャリアの捕獲準位に
なる可能性を減少させようとするものである。
次に、本発明の実施例について説明する。第３図は、本
発明の方法によって形成された半導体装置であり、絶縁
分離膜１０、並びにゲート電極１１、ソース、ドレイン
１２、ゲート酸化膜１３を有するＭＯ８型トランジスタ
を備えた集積回路を、チャネル長方向に切った断面図で
ある。絶縁分離膜１０上に、第１層目配線１４が置かれ
ておシ、層間絶縁膜１７を介して、第２層目配線１６が
配設されている。そしてソース、ドレイン１２に配線用
アルミニウム電極１６を設け、最後に、パッシベーショ
ン膜１８にょシ被覆されている。
発明の方法によって形成された半導体装置であり、絶縁
分離膜１０、並びにゲート電極１１、ソース、ドレイン
１２、ゲート酸化膜１３を有するＭＯ８型トランジスタ
を備えた集積回路を、チャネル長方向に切った断面図で
ある。絶縁分離膜１０上に、第１層目配線１４が置かれ
ておシ、層間絶縁膜１７を介して、第２層目配線１６が
配設されている。そしてソース、ドレイン１２に配線用
アルミニウム電極１６を設け、最後に、パッシベーショ
ン膜１８にょシ被覆されている。
以下、本発明の絶縁分離膜の形成方法を第４図（−）〜
（りを参照して説明する。最初に、シリコン基板３上の
トランジスタ形成領域を酸化膜２６、レジスト２６で被
覆して、イオン性スパッタエツチング法により、同基板
３に溝２７を選択形成する（第４図（ａ））。そしてレ
ジスト２６を除去した後、全・面に酸化膜２８を形成し
、さらに５１３Ｎ４膜２９を被着する（第４図Φ））。
（りを参照して説明する。最初に、シリコン基板３上の
トランジスタ形成領域を酸化膜２６、レジスト２６で被
覆して、イオン性スパッタエツチング法により、同基板
３に溝２７を選択形成する（第４図（ａ））。そしてレ
ジスト２６を除去した後、全・面に酸化膜２８を形成し
、さらに５１３Ｎ４膜２９を被着する（第４図Φ））。
このＳｉ３Ｎ４膜２９の溝底面部の一部は、底面の側壁
近傍の８１３Ｎ４膜２９を残して除去する（第４図（Ｃ
））。次に、この状態で、底面のＳｉ３Ｎ４膜２９の除
去された領域３０の部分に、熱酸化膜３１を成長させる
（第４図（ｄ） ） Ｏその時、熱酸化膜３１のバーズ
・ピーク 。
近傍の８１３Ｎ４膜２９を残して除去する（第４図（Ｃ
））。次に、この状態で、底面のＳｉ３Ｎ４膜２９の除
去された領域３０の部分に、熱酸化膜３１を成長させる
（第４図（ｄ） ） Ｏその時、熱酸化膜３１のバーズ
・ピーク 。
の先端３２が溝側壁端で終るようにする。この様に、分
離領域の底面に熱酸化膜があるので絶縁分離膜の耐圧低
下を防止出来る。この後残シのＳｉ３Ｎ４膜２９をエッ
チして除去した後、５１０２のような絶縁性物質３３を
全面にデポジションし、さらに、その上にレジスト３４
を平面が平坦になや厚さになる様に全面に、塗布する（
第４図（ｅ））。
離領域の底面に熱酸化膜があるので絶縁分離膜の耐圧低
下を防止出来る。この後残シのＳｉ３Ｎ４膜２９をエッ
チして除去した後、５１０２のような絶縁性物質３３を
全面にデポジションし、さらに、その上にレジスト３４
を平面が平坦になや厚さになる様に全面に、塗布する（
第４図（ｅ））。
４１−ｍに、イオン性スパッタエッチでレジスト膜３４
表面から順次エツチングを行ない、溝２７に絶縁性物質
３６を埋設する（第４図（ｆ））。ここで、レジスト３
４と５ｉ０２などの絶縁性ｖＩＪ質のエツチング速度は
ほぼ同一であるので、フラットなエツチングが行なわれ
る。
表面から順次エツチングを行ない、溝２７に絶縁性物質
３６を埋設する（第４図（ｆ））。ここで、レジスト３
４と５ｉ０２などの絶縁性ｖＩＪ質のエツチング速度は
ほぼ同一であるので、フラットなエツチングが行なわれ
る。
以上の様に、本発明によれば絶縁分離膜の底面のみに選
択酸化膜をその巾が溝の巾と同程度に形成しておくので
、集積度の向上を図ることが出来るとともに絶縁分離膜
の耐圧を向上させることが出来しかもトランジスタ形成
領域に歪の影響をなくすことが出来る等の効果がある。
択酸化膜をその巾が溝の巾と同程度に形成しておくので
、集積度の向上を図ることが出来るとともに絶縁分離膜
の耐圧を向上させることが出来しかもトランジスタ形成
領域に歪の影響をなくすことが出来る等の効果がある。
第１図は従来のＬＯＣＯ８法により形成された絶縁分離
膜形成後の断面図、第２図は本発明を説明する為の構造
断面図、第３図は本発明に係る製造方法により得られた
半導体装置の要部断面図、第４図（−）〜（りは本発明
の半導体装置の製造方法を示す工程断面図である。 ３・・・・・・半導体基板、２７・・・・・・溝、２９
・・・・・・５１３Ｎ４膜、３１・・・・・・熱酸化膜
、３３・・・・・・ＣＶＤ５１０２膜、３４・・・・・
・レジスト膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名区 〜 つ 升 第２図 第４図 ６４図 イ方ン
膜形成後の断面図、第２図は本発明を説明する為の構造
断面図、第３図は本発明に係る製造方法により得られた
半導体装置の要部断面図、第４図（−）〜（りは本発明
の半導体装置の製造方法を示す工程断面図である。 ３・・・・・・半導体基板、２７・・・・・・溝、２９
・・・・・・５１３Ｎ４膜、３１・・・・・・熱酸化膜
、３３・・・・・・ＣＶＤ５１０２膜、３４・・・・・
・レジスト膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名区 〜 つ 升 第２図 第４図 ６４図 イ方ン
Claims (2)
- （１）半導体基板し溝を選択形成し、前記溝を含む領域
に窒化硅素膜を被着する工程と、溝底面の側壁端から所
定相離だけ離れた前記溝の底面上の前記窒化硅素膜を選
択除去する工程と、選択酸化法により前記溝の底面にお
いて露出した前記半導体基板に熱酸化膜を成長させる工
程と、前記熱酸化膜上に絶縁性膜を被着して前記溝を埋
める工程とを含むことを特徴とする絶縁分離膜の形成方
法。 - （２）溝底面の熱酸化膜を前記溝底面の側壁端に達する
様に形成することを特徴とする特許請求の範囲第１項に
記載の絶縁分離膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017782A JPS59936A (ja) | 1982-06-25 | 1982-06-25 | 絶縁分離膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017782A JPS59936A (ja) | 1982-06-25 | 1982-06-25 | 絶縁分離膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59936A true JPS59936A (ja) | 1984-01-06 |
Family
ID=14528994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11017782A Pending JPS59936A (ja) | 1982-06-25 | 1982-06-25 | 絶縁分離膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62266847A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| GB2264507A (en) * | 1992-02-26 | 1993-09-01 | Leybold Durferrit Gmbh | Electron beam overflow melting arrangement |
-
1982
- 1982-06-25 JP JP11017782A patent/JPS59936A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62266847A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| GB2264507A (en) * | 1992-02-26 | 1993-09-01 | Leybold Durferrit Gmbh | Electron beam overflow melting arrangement |
| GB2264507B (en) * | 1992-02-26 | 1995-07-12 | Leybold Durferrit Gmbh | Electron beam overflow melting arrangement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539777B2 (ja) | 半導体素子の形成方法 | |
| US4541167A (en) | Method for integrated circuit device isolation | |
| JP2566380B2 (ja) | 半導体デバイスを分離する方法およびメモリー集積回路アレイ | |
| US4829019A (en) | Method for increasing source/drain to channel stop breakdown and decrease P+/N+ encroachment | |
| US4582565A (en) | Method of manufacturing integrated semiconductor circuit devices | |
| JPH04346229A (ja) | 半導体装置の素子分離方法 | |
| JPH06268055A (ja) | 凹部酸化絶縁を形成する方法 | |
| JPH06318634A (ja) | 半導体装置の素子分離方法 | |
| US5192706A (en) | Method for semiconductor isolation | |
| US6627511B1 (en) | Reduced stress isolation for SOI devices and a method for fabricating | |
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| JPS5898943A (ja) | 半導体装置の製造方法 | |
| JPS61247051A (ja) | 半導体装置の製造方法 | |
| JPS59936A (ja) | 絶縁分離膜の形成方法 | |
| KR930000197B1 (ko) | 필드산화막 형성방법 | |
| JPS61228650A (ja) | 半導体装置の製造方法 | |
| JPS5984435A (ja) | 半導体集積回路及びその製造方法 | |
| JP2793141B2 (ja) | トレンチ素子分離膜を有する半導体装置の製造方法 | |
| JPS60258957A (ja) | Ｓｏｉ型半導体装置の製造方法 | |
| US6376331B1 (en) | Method for manufacturing a semiconductor device | |
| JPH0522390B2 (ja) | ||
| KR100328707B1 (ko) | 반도체장치의 소자격리 방법 | |
| JPS60245250A (ja) | 半導体装置の製造方法 | |
| JPS5839026A (ja) | 半導体装置及びその製造方法 | |
| JPH0834241B2 (ja) | 半導体集積回路装置の製造方法 |