JPS60258957A - Ｓｏｉ型半導体装置の製造方法 - Google Patents
Ｓｏｉ型半導体装置の製造方法Info
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- JPS60258957A JPS60258957A JP11487384A JP11487384A JPS60258957A JP S60258957 A JPS60258957 A JP S60258957A JP 11487384 A JP11487384 A JP 11487384A JP 11487384 A JP11487384 A JP 11487384A JP S60258957 A JPS60258957 A JP S60258957A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、絶縁基板、通例サファイヤの上に単結晶シリ
コン層を形成し、との単結晶シリコン層を活性領域とす
る集積回路素子を形成することを含むＳＯＩ型半導体装
置の製造方法に関する。
コン層を形成し、との単結晶シリコン層を活性領域とす
る集積回路素子を形成することを含むＳＯＩ型半導体装
置の製造方法に関する。
口、従来の技術
８０■型集積回路は、シリコン単結晶基板に作られる一
般の集積回路に比べ、基板が絶縁物のため、素子間分離
が完全であることの外に、絶縁基板の上に直接配線を形
成できるので、配線の寄生容量が小さくできるという長
所を有する。
般の集積回路に比べ、基板が絶縁物のため、素子間分離
が完全であることの外に、絶縁基板の上に直接配線を形
成できるので、配線の寄生容量が小さくできるという長
所を有する。
第２図（ａ）〜（Ｃ）により、従来のＳＯＴ型集積回路
の製造方法を説明する。まず第２図（ａ）のように、単
結晶サファイア基板１上に、シリコンをエピタキシャル
成長させ、単結晶シリコン層２を形成する。単結晶シリ
コン層２の表面にシリコン酸化膜１３を形成した後、通
常のりソグラフイとパタニング技術によ）、将来活性領
域となる部分を残して他の部分の酸化膜１３をエツチン
グ除去する。
の製造方法を説明する。まず第２図（ａ）のように、単
結晶サファイア基板１上に、シリコンをエピタキシャル
成長させ、単結晶シリコン層２を形成する。単結晶シリ
コン層２の表面にシリコン酸化膜１３を形成した後、通
常のりソグラフイとパタニング技術によ）、将来活性領
域となる部分を残して他の部分の酸化膜１３をエツチン
グ除去する。
次に第２図（ｂ）のように、酸化膜１３をマスクにして
、将来活性領域となる部分を残して他のシリコン層２を
ＫＯＨまたはヒドラジン等によって異方性エツチング除
去する。この結果、サファイア基板１に対し約５７５°
の傾斜を有するシリコン層２の（１１１）面１７が露出
し、この（１１１）面に囲まれたシリコンの島１８が形
成される。このようにして形成された島上に、Ｎチャネ
ル型ＭＯ８）ランジスタを形成する場合、シリコン層２
の主平面がシリコン（１００）面であるのに対し、テー
バ部１７は（１１１）面である為に、しきい値電圧が低
下しソース・ドレイン間のリークの原因となる。この領
域でのリークを抑制するために、第２図（Ｃ）のように
、チャネルストッパーとしてのＰ型不純物であるボロン
を傾斜部の（１１１）面１７にイオン注入する。
、将来活性領域となる部分を残して他のシリコン層２を
ＫＯＨまたはヒドラジン等によって異方性エツチング除
去する。この結果、サファイア基板１に対し約５７５°
の傾斜を有するシリコン層２の（１１１）面１７が露出
し、この（１１１）面に囲まれたシリコンの島１８が形
成される。このようにして形成された島上に、Ｎチャネ
ル型ＭＯ８）ランジスタを形成する場合、シリコン層２
の主平面がシリコン（１００）面であるのに対し、テー
バ部１７は（１１１）面である為に、しきい値電圧が低
下しソース・ドレイン間のリークの原因となる。この領
域でのリークを抑制するために、第２図（Ｃ）のように
、チャネルストッパーとしてのＰ型不純物であるボロン
を傾斜部の（１１１）面１７にイオン注入する。
ハ１発明が解決しようとする問題点
しかし、以上の従来技術による方法においては、シリコ
ンの島１８を形成するのにＫＯＨもしくはヒドラジンに
よる異方性ウェットエツチングを使用するために、微細
加工に不適当である。まだ、分離領域の間隔をテーパの
幅以下に小さくできないという欠点を有する。
ンの島１８を形成するのにＫＯＨもしくはヒドラジンに
よる異方性ウェットエツチングを使用するために、微細
加工に不適当である。まだ、分離領域の間隔をテーパの
幅以下に小さくできないという欠点を有する。
二０問題点を解決するだめの技術手段
本発明によれば、絶縁物基板表面上に単結晶シコン層を
形成する工程と、この単結晶シリコン上にシリコンエツ
チングのマスクとなり得る材料で将来活性領域となる領
域を覆う第１のマスク層のパターンを形成する工程と、
このパターンをマスクにして将来非活性領域となる領域
へ前記単結晶シリコンと反対導電型の不純物を添加する
工程と、シリコンエツチングのマスクとなυ得る第２の
マスク材料層を全面に形成する工程と、異方性エツチン
グによシこの第２のマスク材料を第１のマスク材料層の
パターン側面部のみに残す工程と、前記エツチングで残
された第１および第２のマスク材料層をマスクにして将
来非活性領域となるシリコン部分を異方性エツチングで
除去する工程とを含む、８０Ｉ型半導体装置の製゛造方
法が得られる。
形成する工程と、この単結晶シリコン上にシリコンエツ
チングのマスクとなり得る材料で将来活性領域となる領
域を覆う第１のマスク層のパターンを形成する工程と、
このパターンをマスクにして将来非活性領域となる領域
へ前記単結晶シリコンと反対導電型の不純物を添加する
工程と、シリコンエツチングのマスクとなυ得る第２の
マスク材料層を全面に形成する工程と、異方性エツチン
グによシこの第２のマスク材料を第１のマスク材料層の
パターン側面部のみに残す工程と、前記エツチングで残
された第１および第２のマスク材料層をマスクにして将
来非活性領域となるシリコン部分を異方性エツチングで
除去する工程とを含む、８０Ｉ型半導体装置の製゛造方
法が得られる。
ホ、実施例
つぎに本発明を実施例によル説明する。
第１図（ａｌ〜（ｆ）は本発明の一実施例を説明するだ
めの製造工程順の基板断面図である。まず第１図（ａ）
のようにｂ （ｏｔＴ２）面を有するサファイア基板１
上に、厚さ０．６μｍの単結晶シリコン層２を通常のエ
ピタキシャル成長によって形成する。この単結晶シリコ
ン層２上に、第１のマスク材料として、０．５μの８１
０．膜３を通常のＣＶＤ法により形成する。その後、通
常の光りソグラフイ技術を用いてフォトレジストパター
ン４を活性領域の形状にバターニングし、これをマスク
にして将来非活性領域となる部分のシリコン酸化膜３を
エツチング除去する。次に、同図（ｂ）のように、フォ
トレジスト４およびシリコン酸化膜３をマスクにして非
活性領域のシリコン層２にチャネルストッパ不純物であ
るボロンを１００ＫｅＶの加速エネルギーで５Ｘ１０”
ｃＩＬ”−”のドーズ量だけイオン注入してチャネルス
トッパ層５を形成する。つぎに同図（Ｃ）のように、フ
ォトレジスト膜４を除去した後に１通常のプラズマＣＶ
Ｄ法によシ、第２のマスク材料としての０．５５− μ厚の窒化膜６をシリコン酸化膜３上およびチャネルス
トッパ層５上全面に堆積する。この後ＣＦ４系ガスを用
いた異方性のりアクティブイオンエツチングによシ、同
図（ｄ）のように、シリコン層２の表面が露出するまで
窒化膜６を除去する。このとき活性領域を覆う酸化膜の
パターン３を囲んで窒化膜の側壁７が残される。本実施
例においては窒化膜の側壁７の厚みは約０．３μとなる
。これは、活性領域を囲む領域に堆積した窒化膜が、前
記酸化膜端部の効果によル、他の窒化膜よシ厚いため、
異方性のりアクティブイオンエツチングでは前記酸化膜
端部にある窒化膜だけが残るためである。
めの製造工程順の基板断面図である。まず第１図（ａ）
のようにｂ （ｏｔＴ２）面を有するサファイア基板１
上に、厚さ０．６μｍの単結晶シリコン層２を通常のエ
ピタキシャル成長によって形成する。この単結晶シリコ
ン層２上に、第１のマスク材料として、０．５μの８１
０．膜３を通常のＣＶＤ法により形成する。その後、通
常の光りソグラフイ技術を用いてフォトレジストパター
ン４を活性領域の形状にバターニングし、これをマスク
にして将来非活性領域となる部分のシリコン酸化膜３を
エツチング除去する。次に、同図（ｂ）のように、フォ
トレジスト４およびシリコン酸化膜３をマスクにして非
活性領域のシリコン層２にチャネルストッパ不純物であ
るボロンを１００ＫｅＶの加速エネルギーで５Ｘ１０”
ｃＩＬ”−”のドーズ量だけイオン注入してチャネルス
トッパ層５を形成する。つぎに同図（Ｃ）のように、フ
ォトレジスト膜４を除去した後に１通常のプラズマＣＶ
Ｄ法によシ、第２のマスク材料としての０．５５− μ厚の窒化膜６をシリコン酸化膜３上およびチャネルス
トッパ層５上全面に堆積する。この後ＣＦ４系ガスを用
いた異方性のりアクティブイオンエツチングによシ、同
図（ｄ）のように、シリコン層２の表面が露出するまで
窒化膜６を除去する。このとき活性領域を覆う酸化膜の
パターン３を囲んで窒化膜の側壁７が残される。本実施
例においては窒化膜の側壁７の厚みは約０．３μとなる
。これは、活性領域を囲む領域に堆積した窒化膜が、前
記酸化膜端部の効果によル、他の窒化膜よシ厚いため、
異方性のりアクティブイオンエツチングでは前記酸化膜
端部にある窒化膜だけが残るためである。
前記エツチング後に残された活性領域上の、第１のマス
クの酸化膜３とその囲りの第２のマスクの窒化膜の側壁
７とをマスクにしてＣＣｌ４系ガスを用いた異方性リア
クティブイオンエツチングによシ、同図（ｅ）のように
、単結晶シリコン層２をエツチング除去する。次に同図
げ）のように、前工程で残されたシリコン層２を覆って
いるシリコン酸化膜３および窒化膜の側壁７をエツチン
グ除去する。
クの酸化膜３とその囲りの第２のマスクの窒化膜の側壁
７とをマスクにしてＣＣｌ４系ガスを用いた異方性リア
クティブイオンエツチングによシ、同図（ｅ）のように
、単結晶シリコン層２をエツチング除去する。次に同図
げ）のように、前工程で残されたシリコン層２を覆って
いるシリコン酸化膜３および窒化膜の側壁７をエツチン
グ除去する。
６−
この結果サファイア基体１上に周囲をチャネルストッパ
層５に囲まれた単結晶シリコンの島８が形成される。以
後このシリコンの島を利用してｎ−ｃｈシリコンゲート
を形成すれば、島の側面にはチャネルストッパ一層が存
在する為にソース会ドレイン間にリークを生じることは
ない。
層５に囲まれた単結晶シリコンの島８が形成される。以
後このシリコンの島を利用してｎ−ｃｈシリコンゲート
を形成すれば、島の側面にはチャネルストッパ一層が存
在する為にソース会ドレイン間にリークを生じることは
ない。
以上はＳＯＩ型半導体装置のうち、一般に用いられてい
るサファイアを絶縁物として用いた８０８型の場合であ
る。絶縁物としてスピネル等信の絶縁物を用いてＳＯＴ
半導体装置を製造する場合も本発明が適用可能であるこ
とは当然である。
るサファイアを絶縁物として用いた８０８型の場合であ
る。絶縁物としてスピネル等信の絶縁物を用いてＳＯＴ
半導体装置を製造する場合も本発明が適用可能であるこ
とは当然である。
へ０発明の効果
上述の本発明によれば、周囲に傾斜部のない自己整合的
に形成されたチャネルストッパ領域を有するシリコンの
島を製造できる。また、従来技術のように、異方性ウェ
ットエツチングを必要とせず、異方性ドライエツチング
のみでパターニングｊ できる為に微細化に有利である
。よって、素子間分離が完全で、配線の寄生容量が小さ
いという元来の長所に加え、集積度が一層高められた集
積回路が容易に製造できる。
に形成されたチャネルストッパ領域を有するシリコンの
島を製造できる。また、従来技術のように、異方性ウェ
ットエツチングを必要とせず、異方性ドライエツチング
のみでパターニングｊ できる為に微細化に有利である
。よって、素子間分離が完全で、配線の寄生容量が小さ
いという元来の長所に加え、集積度が一層高められた集
積回路が容易に製造できる。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するだ
めの工程順の基板断面図、第２図（ａ）〜（Ｃ）は従来
のＳＯ８型半導体装置の製造方法を説明するための工程
順の基板断面図である。 １・・・・・・サファイア基板、２・・・・・・単結晶
シリコン層、３・・・・・・シリコン酸化膜、４・・・
・・・フォトレジスト、５・・・・・・チャネルストッ
パ、６・・・・・・窒化膜、７・・・・・・側面窒化膜
、８・・・・・・単結晶シリコン島。
めの工程順の基板断面図、第２図（ａ）〜（Ｃ）は従来
のＳＯ８型半導体装置の製造方法を説明するための工程
順の基板断面図である。 １・・・・・・サファイア基板、２・・・・・・単結晶
シリコン層、３・・・・・・シリコン酸化膜、４・・・
・・・フォトレジスト、５・・・・・・チャネルストッ
パ、６・・・・・・窒化膜、７・・・・・・側面窒化膜
、８・・・・・・単結晶シリコン島。
Claims (1)
- 【特許請求の範囲】 絶縁物基板の表面上に単結晶シリコンを堆積させる工程
と、前記単結晶シリコン層のうちの将来活性領域となる
領域を第１のマスク材料で櫟い。 前記単結晶層と反対導電型の不純物を添加する工程と、
第２のマスク材料で全面を扱い異方性エツチングを行い
前記第２のマスク材料層を前記第１のマスク材料層のパ
ターンの側面部のみに残す工程と、前記のエツチングで
残された第１および第２のマスク材料層をマスクにして
将来非活性領域となるシリコン部分を異方性エツチング
により除去する工程とを含むことを特徴とする８０Ｉ型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11487384A JPS60258957A (ja) | 1984-06-05 | 1984-06-05 | Ｓｏｉ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11487384A JPS60258957A (ja) | 1984-06-05 | 1984-06-05 | Ｓｏｉ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60258957A true JPS60258957A (ja) | 1985-12-20 |
Family
ID=14648817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11487384A Pending JPS60258957A (ja) | 1984-06-05 | 1984-06-05 | Ｓｏｉ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258957A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2648623A1 (fr) * | 1989-06-19 | 1990-12-21 | France Etat | Structure de transistor mos sur isolant avec prise de caisson reliee a la source et procede de fabrication |
| EP0637068A2 (en) * | 1993-07-30 | 1995-02-01 | Philips Electronics Uk Limited | Manufacture of thin-film transistors |
| US5652453A (en) * | 1995-06-06 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a semiconductor layer formed on an insulating film and manufacturing method thereof |
| EP0800207A1 (en) * | 1996-04-03 | 1997-10-08 | Plessey Semiconductors Limited | Semiconductor devices |
| US5905286A (en) * | 1994-11-02 | 1999-05-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6064090A (en) * | 1996-01-17 | 2000-05-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a portion of gate electrode formed on an insulating substrate |
-
1984
- 1984-06-05 JP JP11487384A patent/JPS60258957A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2648623A1 (fr) * | 1989-06-19 | 1990-12-21 | France Etat | Structure de transistor mos sur isolant avec prise de caisson reliee a la source et procede de fabrication |
| US5089870A (en) * | 1989-06-19 | 1992-02-18 | L'etat Francais Represente Par Le Ministre Des Postes, Des Telecommunications Et De L'espace (Centre National D'etudes Des Telecommunications) | Soi mos transistor with a substrate-source connection |
| EP0637068A2 (en) * | 1993-07-30 | 1995-02-01 | Philips Electronics Uk Limited | Manufacture of thin-film transistors |
| EP0637068A3 (en) * | 1993-07-30 | 1996-03-27 | Philips Electronics Uk Ltd | Manufacture of thin film transistors. |
| US5905286A (en) * | 1994-11-02 | 1999-05-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6144072A (en) * | 1994-11-02 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6509583B1 (en) | 1994-11-02 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6653656B2 (en) | 1994-11-02 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US7001822B2 (en) | 1994-11-02 | 2006-02-21 | Renesas Technology Corp. | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US5652453A (en) * | 1995-06-06 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a semiconductor layer formed on an insulating film and manufacturing method thereof |
| US6030873A (en) * | 1995-06-06 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a semiconductor layer formed on an insulating film and manufacturing method thereof |
| US6064090A (en) * | 1996-01-17 | 2000-05-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a portion of gate electrode formed on an insulating substrate |
| US6271065B1 (en) | 1996-01-17 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Method directed to the manufacture of an SOI device |
| EP0800207A1 (en) * | 1996-04-03 | 1997-10-08 | Plessey Semiconductors Limited | Semiconductor devices |
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