JPS616840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS616840A JPS616840A JP12784584A JP12784584A JPS616840A JP S616840 A JPS616840 A JP S616840A JP 12784584 A JP12784584 A JP 12784584A JP 12784584 A JP12784584 A JP 12784584A JP S616840 A JPS616840 A JP S616840A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、素子分離領域の形成に改良を加えた半導体装
置の製造方法に関する。
置の製造方法に関する。
周知の如く、半導体集積回路の微細化は、デバイスの大
容量化、高速化への要求に伴なって増々進み、サブミク
ロン領域に入シつつある。
容量化、高速化への要求に伴なって増々進み、サブミク
ロン領域に入シつつある。
そして、微細化に伴なって素子分離領域の微細化の要求
も強く、１〜１．５μｍの素子分離の実現にとどまらず
、？ブミクロン領域の素子分離の実現に向は開発が進め
られている。
も強く、１〜１．５μｍの素子分離の実現にとどまらず
、？ブミクロン領域の素子分離の実現に向は開発が進め
られている。
従来、２μｍｎないし１．５μｍ程度まではシリコン窒
化膜（Ｓｉ、Ｎ、股）をマスクとした選択酸化技術いわ
ゆるＬＯＧＯ８（ＬＯＣａｌｏｘｉｄａｔｉｏｎ ｏ
ｆ ５ｉｌｉｃｏｎ）技術が、最も秀れた累子分喘技
前として用いられてきた。
化膜（Ｓｉ、Ｎ、股）をマスクとした選択酸化技術いわ
ゆるＬＯＧＯ８（ＬＯＣａｌｏｘｉｄａｔｉｏｎ ｏ
ｆ ５ｉｌｉｃｏｎ）技術が、最も秀れた累子分喘技
前として用いられてきた。
しかしながら、このＬＯＣＯ８技附は、結晶欠陥の発生
をなくすために、Ｓｉ３Ｎ４膜の下にバットオキサイド
と呼ばれる薄い酸化Ｍを形成する必要かめる。そのため
、酸化剤がこのバットオキ°才４＋を通ｌして横方向に
拡散し、バーズビークと呼ばれる横方向酸化が著しく発
生し、素子分離領域を微細化することが難しい。ところ
で。
をなくすために、Ｓｉ３Ｎ４膜の下にバットオキサイド
と呼ばれる薄い酸化Ｍを形成する必要かめる。そのため
、酸化剤がこのバットオキ°才４＋を通ｌして横方向に
拡散し、バーズビークと呼ばれる横方向酸化が著しく発
生し、素子分離領域を微細化することが難しい。ところ
で。
前記バースビークの長さは、バットオキサイドやＳ ｉ
ｓ Ｎａｇの膜厚、及び素子分離領域（フィールド）
の酸化膜の膜厚に依存する。ここで、前者の膜厚は結晶
欠陥の発生との兼ね合いで決めざるを得ないが、バット
オキサイドの膜厚は薄くする方向が、またＳ ｒ ｓ
Ｎ４膜の膜厚は厚くする方向がバーズビーク長を短くす
るのに有効である。一方、後者の素子分離領域の膜厚は
薄くすればそれに比例してバーズビーク長が短くなるが
、その後のプロセス工程においてフィールド酸化膜のエ
ツチングによる目減夛があるため。
ｓ Ｎａｇの膜厚、及び素子分離領域（フィールド）
の酸化膜の膜厚に依存する。ここで、前者の膜厚は結晶
欠陥の発生との兼ね合いで決めざるを得ないが、バット
オキサイドの膜厚は薄くする方向が、またＳ ｒ ｓ
Ｎ４膜の膜厚は厚くする方向がバーズビーク長を短くす
るのに有効である。一方、後者の素子分離領域の膜厚は
薄くすればそれに比例してバーズビーク長が短くなるが
、その後のプロセス工程においてフィールド酸化膜のエ
ツチングによる目減夛があるため。
寄生フィールドトランジスタの特性をデバイスの使用条
件で謂たすためにはあまシ薄くできない。
件で謂たすためにはあまシ薄くできない。
本発明は上記事情に鑑みてなされたもので。
素子特性を保ちつつバーズビークを抑えて微細な素子分
離領域を形成し得る半導体装置の製造方法を提供するこ
とを目的とする。
離領域を形成し得る半導体装置の製造方法を提供するこ
とを目的とする。
本発明は１通常のＬＯＣＯ３法によ多素子分離領域を形
成した後、ＬＯＣＱＳ法′で用いた耐酸化性膜パターン
を除去し、更にとの素子分離領域上に絶縁膜パターンを
素子領域に延在するように形成することによって、上記
素子分離領域と絶縁膜パターンを従来の素子分離領域の
代用とすることを特徴とし、これによりバースビークを
抑え微細な素子分離領域を形成することを図ったもので
ある。
成した後、ＬＯＣＱＳ法′で用いた耐酸化性膜パターン
を除去し、更にとの素子分離領域上に絶縁膜パターンを
素子領域に延在するように形成することによって、上記
素子分離領域と絶縁膜パターンを従来の素子分離領域の
代用とすることを特徴とし、これによりバースビークを
抑え微細な素子分離領域を形成することを図ったもので
ある。
以下１本発明の一火施例を第１図（ａ）〜（ｅ）を参照
して説明する。
して説明する。
印 壕ず、例えばＰ型のシリコン基板Ｊ上に厚さ１００
ＯＡ’の薄いシリコン酸化ｗＡ２．厚さ２５００βの５
Ｉ８Ｎ４腹（耐酸化性膜）を形成した後、このＳ ’
ｓ ＮＪｔ’！上に写真蝕刻（ＰＥＰ ）法によりし・
シストパターン３を形成した。つついて、このレジスト
パターン３をマスクとして前記Ｓ’ ｓ Ｎｉ１ｓｋ：
異方性エツチングし、Ｓｉ、Ｎ４ 膜パターン４を形成
した。次いで、同レジストパターン３をマスクとして前
記基板Ｊにフィールドインプラ用のホロンを加速電圧４
０ＫｅＶ、 ドーズ貴Ｉ Ｘ Ｉ Ｏ’７” の条件
でイオン注入し、イオン注入層５を形成した（第１図（
ａ）図示）。
ＯＡ’の薄いシリコン酸化ｗＡ２．厚さ２５００βの５
Ｉ８Ｎ４腹（耐酸化性膜）を形成した後、このＳ ’
ｓ ＮＪｔ’！上に写真蝕刻（ＰＥＰ ）法によりし・
シストパターン３を形成した。つついて、このレジスト
パターン３をマスクとして前記Ｓ’ ｓ Ｎｉ１ｓｋ：
異方性エツチングし、Ｓｉ、Ｎ４ 膜パターン４を形成
した。次いで、同レジストパターン３をマスクとして前
記基板Ｊにフィールドインプラ用のホロンを加速電圧４
０ＫｅＶ、 ドーズ貴Ｉ Ｘ Ｉ Ｏ’７” の条件
でイオン注入し、イオン注入層５を形成した（第１図（
ａ）図示）。
更に、レジストパターン３を剥離した後。
ＳＬ！Ｎ４膜パターン４をマスクとしてフィールド酸化
をウェット酸化雰囲気中でるない、素子分離領域として
のフィールド酸化膜６を形成した。
をウェット酸化雰囲気中でるない、素子分離領域として
のフィールド酸化膜６を形成した。
この際６前記イオン注入層５中のポロンイオンが拡散し
てＰ”型領域７が形成された（第１図（ｂ）図示）。
てＰ”型領域７が形成された（第１図（ｂ）図示）。
〔０次に、 ５ｉｓＮ、ｉパターン４をドライエツチ
ングし、更に薄いシリコン酸化膜２をウェットエッチン
グした後、全面にＣＶＤ法により厚さ３０００７のシリ
コン酸化膜８を形成した（第１図（Ｃ）図示）。つづい
て、ＰＥＰ法によりこの酸化膜８を選択的にエツチング
除去し酸化膜パターン９を形成した。この際１合せ精度
を考慮して酸化膜パターン９のエツジｌＯａ、１０ｂ１
”−ｙイールド酸化膜６のエツジｌｌａ、ｌｌｂに対し
て素子領域Ｊ２に延在するように形成した。なお、フィ
ールド酸化膜６のエツジｌノに対してオンラインとなっ
てもよい。次いて、素子領域Ｊ２の基板１表面に酸化膜
１３を形成した（第１図（（１）図示）。更に、この酸
化膜１３上にゲート［極１４を形成した後、このゲート
’を極１４をマスクとして酸化膜）３を選択的に除去し
、ゲート酸化膜１５を形成した。以下、ゲート％極１４
をマスクとして基板１にｎ型不純物を導入し、Ｎ１型の
ソース、ドレイン領・域Ｊ６，１７を形成した後、全面
１に層間絶縁膜Ｊ８を形成し、この層間絶縁膜ノ８にコ
ンタクトホール１９．取出し亀＆ ２０ ｅ形むして半
導体装置を製造した（第１図（ｅ）図示）。
ングし、更に薄いシリコン酸化膜２をウェットエッチン
グした後、全面にＣＶＤ法により厚さ３０００７のシリ
コン酸化膜８を形成した（第１図（Ｃ）図示）。つづい
て、ＰＥＰ法によりこの酸化膜８を選択的にエツチング
除去し酸化膜パターン９を形成した。この際１合せ精度
を考慮して酸化膜パターン９のエツジｌＯａ、１０ｂ１
”−ｙイールド酸化膜６のエツジｌｌａ、ｌｌｂに対し
て素子領域Ｊ２に延在するように形成した。なお、フィ
ールド酸化膜６のエツジｌノに対してオンラインとなっ
てもよい。次いて、素子領域Ｊ２の基板１表面に酸化膜
１３を形成した（第１図（（１）図示）。更に、この酸
化膜１３上にゲート［極１４を形成した後、このゲート
’を極１４をマスクとして酸化膜）３を選択的に除去し
、ゲート酸化膜１５を形成した。以下、ゲート％極１４
をマスクとして基板１にｎ型不純物を導入し、Ｎ１型の
ソース、ドレイン領・域Ｊ６，１７を形成した後、全面
１に層間絶縁膜Ｊ８を形成し、この層間絶縁膜ノ８にコ
ンタクトホール１９．取出し亀＆ ２０ ｅ形むして半
導体装置を製造した（第１図（ｅ）図示）。
しかして１本発明によれば１通常のＬＯＣＯ８法により
フイールド酸化膜６を形成した後。
フイールド酸化膜６を形成した後。
ｓ ｒ ｓ Ｎ４ ｋパターン４を除去し、更にこのフ
ィールド酸化膜６上に素子領域１２に延在するように酸
化膜パターン９を形成す乙ことによって。
ィールド酸化膜６上に素子領域１２に延在するように酸
化膜パターン９を形成す乙ことによって。
フィールド酸化膜６と酸化膜パターン９を従来のフィー
ルド酸化膜の代シとするため、従来と比べ微細な素子分
離領域を形成することができる。ここで、第２図にバー
ズビーク長（ΔＷ〕とフィールド酸化ｊ臭厚（１０×）
との関係を示した。なお、バーズビーク長（ΔＷ）は、
第１図（ｄ）においてフィールド酸化膜６のエツジＩｌ
ａからエツジｌｌｂまでの距離を示すものとする。
ルド酸化膜の代シとするため、従来と比べ微細な素子分
離領域を形成することができる。ここで、第２図にバー
ズビーク長（ΔＷ〕とフィールド酸化ｊ臭厚（１０×）
との関係を示した。なお、バーズビーク長（ΔＷ）は、
第１図（ｄ）においてフィールド酸化膜６のエツジＩｌ
ａからエツジｌｌｂまでの距離を示すものとする。
また、フィールド酸化＆犀は、第１図（ｂ）における選
択酸化後のフィールド酸化膜６の膜厚を示すものとする
。第２図よシフイールド酸化膜厚が薄くなるにつれてバ
ーズビーク長が減少していくことか堆層できる。
択酸化後のフィールド酸化膜６の膜厚を示すものとする
。第２図よシフイールド酸化膜厚が薄くなるにつれてバ
ーズビーク長が減少していくことか堆層できる。
今、最初のＳｉ、Ｎ４膜パタ一ン幅（Ｗ）を１μｍと仮
定して従来及び本発明におけるフィールド幅について考
察する。従来のＬＯＣＯ３法の場合、フィールド酸化膜
の膜厚を５ｏｏｏ＆とすると、バーズビークは約０．９
μｍ発生し、出来上シのフィールド幅は約１９μｍとな
る。また。
定して従来及び本発明におけるフィールド幅について考
察する。従来のＬＯＣＯ３法の場合、フィールド酸化膜
の膜厚を５ｏｏｏ＆とすると、バーズビークは約０．９
μｍ発生し、出来上シのフィールド幅は約１９μｍとな
る。また。
例えはｌ ０００°Ｃ１で８０００βのフィールド酸化
膜を成長させるために１．約２００分酸化する必要があ
り、これによりフイールドイオン注入したボロンが再分
布して大きく仏かる。その結果、フィールド酸化膜のエ
ツジよシセルファラインで形成される高濃度のソース、
ドレイン領域がフィールド酸化膜下のＰｌ 型領域と接
触し、耐圧の低下や接合容量の増大を招く。
膜を成長させるために１．約２００分酸化する必要があ
り、これによりフイールドイオン注入したボロンが再分
布して大きく仏かる。その結果、フィールド酸化膜のエ
ツジよシセルファラインで形成される高濃度のソース、
ドレイン領域がフィールド酸化膜下のＰｌ 型領域と接
触し、耐圧の低下や接合容量の増大を招く。
これに対し１本発明の場合、フィールド酸化膜厚を５
（１（１０にとすると、バーズビークは第２図から明ら
かのように約０５μｍ発生し、全体として１５μｍのフ
ィールド幅となる。更に。
（１（１０にとすると、バーズビークは第２図から明ら
かのように約０５μｍ発生し、全体として１５μｍのフ
ィールド幅となる。更に。
フィールド酸化膜６上は厚さ約３０ （＋ （ｌ ｋの
シリコン酸化膜８を堆積し１合せ粘度±０．２μｍで選
択的に除去して酸化膜パターン９を形成したとすると、
エツジからエツジ址で全体で約１７μｍとなる。これに
より、本発明法によれば従来法と比ベフィールド幅を若
干短くできることが明らかである。なお１合せ精度の改
善により更に良くなるのは勿論のことである。また。
シリコン酸化膜８を堆積し１合せ粘度±０．２μｍで選
択的に除去して酸化膜パターン９を形成したとすると、
エツジからエツジ址で全体で約１７μｍとなる。これに
より、本発明法によれば従来法と比ベフィールド幅を若
干短くできることが明らかである。なお１合せ精度の改
善により更に良くなるのは勿論のことである。また。
酸化時間は約１１０分で、従来法の約］／２で済むこと
が確認キれた。これによりフイールドイオン注入のボロ
ンの再分布か抑制されるとともに、ソース、ドレイン領
域１５．１６かフィールドエツジよシ離れた所に形成さ
れるため耐圧の向上、接合谷ｉの低減効果を廟すること
ができる。
が確認キれた。これによりフイールドイオン注入のボロ
ンの再分布か抑制されるとともに、ソース、ドレイン領
域１５．１６かフィールドエツジよシ離れた所に形成さ
れるため耐圧の向上、接合谷ｉの低減効果を廟すること
ができる。
なお、ｆ記実施例では、基板上に薄いシリコン酸化膜を
形成した直後に８１．Ｎ、膜を形成したか、これに限ら
す、第３図に示す如く薄いシリコン酸化膜２を形成後、
Ｓｉ、Ｎ、膜を形成するｎｉｌに多結晶シリコン層
３ノを形成してもよい。しかるに、多結晶シリコン層３
ノを介在することにより、微細な５ｉ８Ｎ、膜の加工に
必須なＲＩＥのストッパとして有効に働かせることかで
きる。
形成した直後に８１．Ｎ、膜を形成したか、これに限ら
す、第３図に示す如く薄いシリコン酸化膜２を形成後、
Ｓｉ、Ｎ、膜を形成するｎｉｌに多結晶シリコン層
３ノを形成してもよい。しかるに、多結晶シリコン層３
ノを介在することにより、微細な５ｉ８Ｎ、膜の加工に
必須なＲＩＥのストッパとして有効に働かせることかで
きる。
また、多結晶シリコン層３ノはＳｉ、Ｎ４膜と密着する
ため、バーズビークを抑制する効果を有するとともに、
シリコン酸化膜２を更に薄膜化して微細化に有効である
。
ため、バーズビークを抑制する効果を有するとともに、
シリコン酸化膜２を更に薄膜化して微細化に有効である
。
上記実施例ではＴｈ Ｓｉ８Ｎ４膜パターンを除去後
ＣＶＤ法により全面にシリコン酸化膜を形成したが、こ
の酸化膜をセリえは第４図（ａ） ｌ （ｂ）に示すよ
うに形成してもよい。月１」ち−ｓ ｒ Ｓ Ｎ４ ｊ
ｌパターンを除去した後、ＬＰＣＶＤ法により全面に厚
さ１５００βの多結晶シリコン層３２を形成しく第４図
（ａ１図示）、更にこの多結晶シリコン層３２を熱酸化
してシリコン酸化膜３３を形成した（第４図（ｂ）図示
）。こうした方法によれは。
ＣＶＤ法により全面にシリコン酸化膜を形成したが、こ
の酸化膜をセリえは第４図（ａ） ｌ （ｂ）に示すよ
うに形成してもよい。月１」ち−ｓ ｒ Ｓ Ｎ４ ｊ
ｌパターンを除去した後、ＬＰＣＶＤ法により全面に厚
さ１５００βの多結晶シリコン層３２を形成しく第４図
（ａ１図示）、更にこの多結晶シリコン層３２を熱酸化
してシリコン酸化膜３３を形成した（第４図（ｂ）図示
）。こうした方法によれは。
シリコン酸化膜の堆積時に発生しやすいフレークによる
該酸化膜の欠陥や突起を取シ除くことができ５歩留シを
改善できる。
該酸化膜の欠陥や突起を取シ除くことができ５歩留シを
改善できる。
上記実施例では、レジストパターンをマスクとしてＳ’
５Ｎ４ｋを選択的に除去することンこよりＳ’ ＋ ｓ
Ｎ４膜パターンを形成したか、これに限らす。
５Ｎ４ｋを選択的に除去することンこよりＳ’ ＋ ｓ
Ｎ４膜パターンを形成したか、これに限らす。
例えは第５図（ａ）〜（Ｃ）に示すように形成してもよ
い。まず、基板ノ上に薄いシリコン酸化膜２−多結晶シ
リコン層３４． Ｓ １ＢＮａ膜３５を順次形成した後
、このＳｉ、Ｎ、膜３５上に幅Ｗ（Ｄ開口部３６を有し
た浮石ｔの多結晶シリコンパターン３７を形成した（第
５図（ａ１図示）。つついて。
い。まず、基板ノ上に薄いシリコン酸化膜２−多結晶シ
リコン層３４． Ｓ １ＢＮａ膜３５を順次形成した後
、このＳｉ、Ｎ、膜３５上に幅Ｗ（Ｄ開口部３６を有し
た浮石ｔの多結晶シリコンパターン３７を形成した（第
５図（ａ１図示）。つついて。
多結晶シリコンパターン３７を完全に酸化した。
この結果２幅か約ｗ−ｚｘ０；４５ｔの開口部３８を有
した厚さが約２１のシリコン酸化膜３９が形成された（
第５図（ｂ）図示）。次いで、このシリコン酸化膜３９
をマスクとしてＳ ｉ、Ｎ４膜３５を選択的に除去しＳ
’３Ｎ４膜パターン４０を形成した後、前記シリコン酸
化膜３９を除去した（第５図（Ｃ）図７Ｆ：、）。しか
るに、こうした方法によれは、Ｓｉ、Ｎ、股パターン４
０の一ロ音６４ノの幅を上記実施例のそれと比べ著しく
狭くでき。
した厚さが約２１のシリコン酸化膜３９が形成された（
第５図（ｂ）図示）。次いで、このシリコン酸化膜３９
をマスクとしてＳ ｉ、Ｎ４膜３５を選択的に除去しＳ
’３Ｎ４膜パターン４０を形成した後、前記シリコン酸
化膜３９を除去した（第５図（Ｃ）図７Ｆ：、）。しか
るに、こうした方法によれは、Ｓｉ、Ｎ、股パターン４
０の一ロ音６４ノの幅を上記実施例のそれと比べ著しく
狭くでき。
もって微細なフィールド酸化膜を形成できる。
上記実施例では、耐酸化性膜としてシリコン窒化膜を用
いたが、これに限定されるものではない。
いたが、これに限定されるものではない。
以上詳述した如く本発明によれは、バーズビークを抑え
て微細なフィールド酊：化膜を形成し得る素子特性の良
好な半導体装置の製造方法を提供できるものである。
て微細なフィールド酊：化膜を形成し得る素子特性の良
好な半導体装置の製造方法を提供できるものである。
第１図（ａ）〜（ｅ）は本発明の一夾施例に係る半導体
装置の製造方法を工程順に示す断面図、第２図は本発明
に係るバースビーク長とフィールド酸化膜厚との関係を
示す特性図。第３図はＳｉ、Ｎ。 膜の選択的除去の際下部に多結晶シリコン膜を介在して
行なうことを示すだめの半導体装置の断面図、第４図（
ａ） 、 （ｂ）及び第５図（ａ） −（Ｃ）は大々本
発明の他の実施例に係る半導体装置の製造方法の一部を
工程順に示す断面図である。 １・・・Ｐ型のシリコン基板、２・・・薄いシリコン酸
化に、４ ＋ ”・・・Ｓ’５Ｎａｋパターン、５・・
・イオン注入層、６・・・フィールド酸化膜、７・・・
Ｐ＋型領域、８，３３．３９・・・シリコン酸化膜。 ９・・・酸化膜パターン、ノ２・・・素子領域、ノ４・
・・ゲート電極、１５・・・ゲート酸化膜、１６・・・
Ｎ＋型のソース領域、ノア・・・Ｎ＋型のドレイン領域
。 ノ８・・・ＮＮｔＪ」絶ｋＦＩＡ、 ７９・・・コン
タクトホール。 ２０・・・取出し電極、３１，３２．３４・・・多結晶
シリコン層、３５・・・Ｓｉ、Ｎ、膜、３６．３８゜４
ノ・・・開口部、３７・・・多結晶シリコンパターン。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図（ｅ） 第２図 フンーノムド廼ｇξイヒ ＃費、ハＧ （ｔｏｘ）第
３図
装置の製造方法を工程順に示す断面図、第２図は本発明
に係るバースビーク長とフィールド酸化膜厚との関係を
示す特性図。第３図はＳｉ、Ｎ。 膜の選択的除去の際下部に多結晶シリコン膜を介在して
行なうことを示すだめの半導体装置の断面図、第４図（
ａ） 、 （ｂ）及び第５図（ａ） −（Ｃ）は大々本
発明の他の実施例に係る半導体装置の製造方法の一部を
工程順に示す断面図である。 １・・・Ｐ型のシリコン基板、２・・・薄いシリコン酸
化に、４ ＋ ”・・・Ｓ’５Ｎａｋパターン、５・・
・イオン注入層、６・・・フィールド酸化膜、７・・・
Ｐ＋型領域、８，３３．３９・・・シリコン酸化膜。 ９・・・酸化膜パターン、ノ２・・・素子領域、ノ４・
・・ゲート電極、１５・・・ゲート酸化膜、１６・・・
Ｎ＋型のソース領域、ノア・・・Ｎ＋型のドレイン領域
。 ノ８・・・ＮＮｔＪ」絶ｋＦＩＡ、 ７９・・・コン
タクトホール。 ２０・・・取出し電極、３１，３２．３４・・・多結晶
シリコン層、３５・・・Ｓｉ、Ｎ、膜、３６．３８゜４
ノ・・・開口部、３７・・・多結晶シリコンパターン。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図（ｅ） 第２図 フンーノムド廼ｇξイヒ ＃費、ハＧ （ｔｏｘ）第
３図
Claims (5)
- （１）半導体基板上に薄い絶縁膜、耐酸化性膜を順次形
成する工程と、素子分離領域形成予定部に対応する耐酸
化性膜を選択的に除去し耐酸化性膜パターンを形成する
工程と、この耐酸化性膜パターンをマスクとして前記基
板を選択的に酸化し素子分離領域を形成する工程と、前
記耐酸化性膜パターンを除去した後、全面に絶縁膜を形
成する工程と、この絶縁膜を選択的に除去し、前記素子
分離領域を覆いかつ一部が素子領域上に延在するような
絶縁膜パターンを形成する工程とを具備することを特徴
とする半導体装置の製造方法。 - （２）半導体基板上に薄い絶縁膜を形成した後、耐酸化
性膜を形成する前に多結晶シリコン層を形成することを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - （３）耐酸化性膜パターンを除去した後、全面に形成す
る絶縁膜を、多結晶シリコン層の熱酸化により形成する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 - （４）半導体基板上に薄い絶縁膜、耐酸化性膜を順次形
成した後、耐酸化性膜上にフィールド酸化膜形成予定部
に対応する部分が開口した多結晶シリコンパターンを形
成し、更にこのパターンを酸化して酸化膜を形成し、し
かる後この酸化膜をマスクとして耐酸化膜を選択的に除
去し耐酸化性膜パターンを形成することを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 - （５）耐酸化性膜としてシリコン窒化膜を用いることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127845A JPH0691155B2 (ja) | 1984-06-21 | 1984-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127845A JPH0691155B2 (ja) | 1984-06-21 | 1984-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616840A true JPS616840A (ja) | 1986-01-13 |
| JPH0691155B2 JPH0691155B2 (ja) | 1994-11-14 |
Family
ID=14970087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127845A Expired - Lifetime JPH0691155B2 (ja) | 1984-06-21 | 1984-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691155B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305562A (ja) * | 1987-06-05 | 1988-12-13 | Sony Corp | 半導体装置 |
| US5567645A (en) * | 1993-04-24 | 1996-10-22 | Samsung Electronics Co., Ltd. | Device isolation method in integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835928A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 半導体装置の製造法 |
-
1984
- 1984-06-21 JP JP59127845A patent/JPH0691155B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835928A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 半導体装置の製造法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305562A (ja) * | 1987-06-05 | 1988-12-13 | Sony Corp | 半導体装置 |
| US5567645A (en) * | 1993-04-24 | 1996-10-22 | Samsung Electronics Co., Ltd. | Device isolation method in integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691155B2 (ja) | 1994-11-14 |
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