JPS6038866A - 金属―酸化膜―半導体集積回路の製造方法 - Google Patents
金属―酸化膜―半導体集積回路の製造方法Info
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- JPS6038866A JPS6038866A JP59145287A JP14528784A JPS6038866A JP S6038866 A JPS6038866 A JP S6038866A JP 59145287 A JP59145287 A JP 59145287A JP 14528784 A JP14528784 A JP 14528784A JP S6038866 A JPS6038866 A JP S6038866A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明れ、ポリシリコン層にパターンを形成する方法に
関し、更に詳細には相補形金属−酸化膜一半導体ダイナ
ミックメモリの製造方法に関する。
関し、更に詳細には相補形金属−酸化膜一半導体ダイナ
ミックメモリの製造方法に関する。
Ｃ０３７ＭＯ３） ７ンジスタとして知られている相補
形金属−酸化膜一半導体（０ＭＯ８） ）ランジスタは
、この分野では周知であり、低電力を必要とする用途に
おいてしばしば使用されている。ＣＭＯ８電界効果形ト
ランジスタは、高スィッチング速度を有しまた広範囲の
電源電圧にわたって非常に高い雑音耐性を有している。
形金属−酸化膜一半導体（０ＭＯ８） ）ランジスタは
、この分野では周知であり、低電力を必要とする用途に
おいてしばしば使用されている。ＣＭＯ８電界効果形ト
ランジスタは、高スィッチング速度を有しまた広範囲の
電源電圧にわたって非常に高い雑音耐性を有している。
さらに、０Ｍ０８回路は、アルファ粒子によシ発生した
少数キャリヤに関係した「ンフト的誤動作」に対する耐
性も有している。
少数キャリヤに関係した「ンフト的誤動作」に対する耐
性も有している。
０Ｍ０８回路における１つの問題は、「ラッテアップ」
する傾向があることである。ｎ形及びｐ形トランジスタ
を形成するのに使用される多数の接合部分が、トランジ
スタ状の寄生通路の原因となっており、寄生通路の１つ
にトランジスタ状の動作が生じると、集積回路は破損し
てしまう。ラッチアップを阻止する従来技術の１つには
、非常に高濃度にドープされた基板上に形成されたエピ
タキシャル層に集積回路を形成するものがある。一方、
ここで述べている本発明の工程は、高ａ［にドープした
基板とより低濃度にドープしたエピタキシャル層の組合
せを使用してラッテアップの問題を減少しかつ入力電圧
のアンダーシュートに対する感度を弱めている。
する傾向があることである。ｎ形及びｐ形トランジスタ
を形成するのに使用される多数の接合部分が、トランジ
スタ状の寄生通路の原因となっており、寄生通路の１つ
にトランジスタ状の動作が生じると、集積回路は破損し
てしまう。ラッチアップを阻止する従来技術の１つには
、非常に高濃度にドープされた基板上に形成されたエピ
タキシャル層に集積回路を形成するものがある。一方、
ここで述べている本発明の工程は、高ａ［にドープした
基板とより低濃度にドープしたエピタキシャル層の組合
せを使用してラッテアップの問題を減少しかつ入力電圧
のアンダーシュートに対する感度を弱めている。
本発明の工程は、米国特許第４ 、２８２ 、６４８号
に示した工程を改良したものでおる。本発明で製造した
セル構造に最も近いセル構造としては、「ＣＭＯＳダイ
ナミックＲＡＭセル及びその製造方法」と題する１９８
０年９月２日出願の米Ｌｌｊｌ特許願第１８２゜８７０
号が挙けられる。なお、この出願は本発明の出願人に譲
渡されている。
に示した工程を改良したものでおる。本発明で製造した
セル構造に最も近いセル構造としては、「ＣＭＯＳダイ
ナミックＲＡＭセル及びその製造方法」と題する１９８
０年９月２日出願の米Ｌｌｊｌ特許願第１８２゜８７０
号が挙けられる。なお、この出願は本発明の出願人に譲
渡されている。
〔発明の概要〕
ダイナミックメモリセルを形成するのに特に有効なＣＭ
Ｏ８処理工程について述べる。ポリシリコンの第１層を
使用して、ウェル上にグレートを形成する。このプレー
トは、セルの蓄積キャノくシタの一部として使用される
。この第１ポリシリコン層のエツチングは、ポリシリコ
ン層の上面にシリコン酸化膜を成長させる最初の工程と
、化学気相析出法を使用することによ多、成長した酸化
膜上に第２のシリコン酸化膜を形成する次の工程とを含
んでいる。フォトレジストＥｉと通常のマスキング工程
を使用して第２シリコン酸化膜にノくターンを形成する
。第２シリコン敢化膜は、ウェットエツチング剤を使用
して、フォトレジスト層の下のこの酸化膜をえぐるよう
にエツチングされる。總いて、異方性プラズマエツチン
グ工程を使用し、フォトレジスト層に整合して上記成長
したシリコン酸化膜をエツチングする。ここで、成長し
たシリコン酸化膜の下をえぐるように、ウェットエツチ
ング剤を使用してポリシリコン増ヲエッチングする。ポ
リシリコン層と第２シリ：１ンんく化膜との間から延び
た成長したシリコン酸化膜の突出＠ｌｉ分を除去した後
、シリコン酸化膜とポリシリコン層のエツチングされ７
’Ｃ縁部に／１）って適切に１頃；ｆｆ） Ｌだ表面が
形成され、その後の被着に際して［−ストリンジャー」
が出来るのを阻止している。
Ｏ８処理工程について述べる。ポリシリコンの第１層を
使用して、ウェル上にグレートを形成する。このプレー
トは、セルの蓄積キャノくシタの一部として使用される
。この第１ポリシリコン層のエツチングは、ポリシリコ
ン層の上面にシリコン酸化膜を成長させる最初の工程と
、化学気相析出法を使用することによ多、成長した酸化
膜上に第２のシリコン酸化膜を形成する次の工程とを含
んでいる。フォトレジストＥｉと通常のマスキング工程
を使用して第２シリコン酸化膜にノくターンを形成する
。第２シリコン敢化膜は、ウェットエツチング剤を使用
して、フォトレジスト層の下のこの酸化膜をえぐるよう
にエツチングされる。總いて、異方性プラズマエツチン
グ工程を使用し、フォトレジスト層に整合して上記成長
したシリコン酸化膜をエツチングする。ここで、成長し
たシリコン酸化膜の下をえぐるように、ウェットエツチ
ング剤を使用してポリシリコン増ヲエッチングする。ポ
リシリコン層と第２シリ：１ンんく化膜との間から延び
た成長したシリコン酸化膜の突出＠ｌｉ分を除去した後
、シリコン酸化膜とポリシリコン層のエツチングされ７
’Ｃ縁部に／１）って適切に１頃；ｆｆ） Ｌだ表面が
形成され、その後の被着に際して［−ストリンジャー」
が出来るのを阻止している。
以下、添付の図面に基づいて、不発１１４Ｌ／）実施例
について説明する。
について説明する。
ダイナミックメモリセルの製造に特に有効な相補形金属
−酸化膜一半導体（ＣＭ、ＯＳ ）プロセスＶＣついて
説明する。以下の説明において、特定の層の厚さ等、様
々な詳細な記載は、本発明の理解を助けるためのもので
おって、木兄ψ］はこれら記載に限定されないことは当
業者には明白であろう。
−酸化膜一半導体（ＣＭ、ＯＳ ）プロセスＶＣついて
説明する。以下の説明において、特定の層の厚さ等、様
々な詳細な記載は、本発明の理解を助けるためのもので
おって、木兄ψ］はこれら記載に限定されないことは当
業者には明白であろう。
また、洗浄工程等周知の処理工程についての詳細な説明
は、本発明を不明瞭なものとしないよう省略する。
は、本発明を不明瞭なものとしないよう省略する。
本発明は、キャパシタ及び電界効果形トランジスタをそ
れぞれ含むダイナミックメモリセルの製造に関する。ダ
イナミックメモリの一部として単一アクチイブデバイス
を使用したセルは従来から周知でちる。本発明のセルは
、ランダム−アクセスメモリにおいて使用される。この
回路は、１９８３年２月２８日出願の米国特許願第４７
０，４５４号。
れぞれ含むダイナミックメモリセルの製造に関する。ダ
イナミックメモリの一部として単一アクチイブデバイス
を使用したセルは従来から周知でちる。本発明のセルは
、ランダム−アクセスメモリにおいて使用される。この
回路は、１９８３年２月２８日出願の米国特許願第４７
０，４５４号。
発明の名称ｒ ＣＭＯ８ＤＲＡＭ Ｊ （この発明は本
出願人に譲渡された）においてよシ詳細に述べられてい
る。
出願人に譲渡された）においてよシ詳細に述べられてい
る。
以下に述べる処理工程は、ダイナミックランダム−アク
セスメモリ以外の回路構造を形成するのに使用すること
もできる。このことは、特に、第１ポリシリコン層をエ
ツチングするのに使用するエツチング工程や、「リヤー
エンド」処理工程について該当する。
セスメモリ以外の回路構造を形成するのに使用すること
もできる。このことは、特に、第１ポリシリコン層をエ
ツチングするのに使用するエツチング工程や、「リヤー
エンド」処理工程について該当する。
第１図は、２つの相補形メモリセル１５，１６を示して
いる。セル１５の電荷はキャパシタ１８に蓄積され、一
方セル１６のＬ島、荷はキャパシタ１９に蓄積される。
いる。セル１５の電荷はキャパシタ１８に蓄積され、一
方セル１６のＬ島、荷はキャパシタ１９に蓄積される。
キャパシタ１８，１９ｔｊ：共通上方プレート２５を共
有している０図示のように、このプレートは全メモリア
レイに対して使用される連続プレートである。キャパシ
タ１８は、電界効果形トランジスタ１Ｔを介してビット
ライン２２に接続している。このトランジスタのゲート
は、メモリプレイのワードライン２１の一部から成って
いる。同様に、キャパシタ１９ｔよ、電界効果形トラン
ジスタ２０を介してビットライン２２に接続している。
有している０図示のように、このプレートは全メモリア
レイに対して使用される連続プレートである。キャパシ
タ１８は、電界効果形トランジスタ１Ｔを介してビット
ライン２２に接続している。このトランジスタのゲート
は、メモリプレイのワードライン２１の一部から成って
いる。同様に、キャパシタ１９ｔよ、電界効果形トラン
ジスタ２０を介してビットライン２２に接続している。
このトランジスタのゲートはワードライン２４から成っ
ている。
ている。
第１図に示すようなメモリセルは、単一のｎ−シェルに
形成される。第２図社、ｎ−ウェル３０の平面図である
。キャパシタの上方グレートを形成する第１ポリシリコ
ン層（ＰＯＬＹ−１） ２５は、ｎ−ウェル上に形成さ
れ、開口２７のようなａ数の開口が層２５に形成される
。トランジスタ１１゜２０のような電界効果形トランジ
スタはこれら開口内に形成される。
形成される。第２図社、ｎ−ウェル３０の平面図である
。キャパシタの上方グレートを形成する第１ポリシリコ
ン層（ＰＯＬＹ−１） ２５は、ｎ−ウェル上に形成さ
れ、開口２７のようなａ数の開口が層２５に形成される
。トランジスタ１１゜２０のような電界効果形トランジ
スタはこれら開口内に形成される。
第３図は、本発明により製造された第１図のメモリセル
を示している。第２図のｎ−ウェル３０の一部は、第３
図において示されている。第１図のキャパシタ１８は、
Ｐ＋領域６２．二層絶縁体及びプレート２５によシ形成
されている。プレート２５は、キャパシタ１９と共有で
、かつＰ 領域６４上に延びている。領域６２．６４は
、フィールド酸化膜領域４０ｂによシ分離されている。
を示している。第２図のｎ−ウェル３０の一部は、第３
図において示されている。第１図のキャパシタ１８は、
Ｐ＋領域６２．二層絶縁体及びプレート２５によシ形成
されている。プレート２５は、キャパシタ１９と共有で
、かつＰ 領域６４上に延びている。領域６２．６４は
、フィールド酸化膜領域４０ｂによシ分離されている。
キャパシタ１８は、トランジスタ１Ｔを介してビットラ
イン２２に接続している。第１図におけるこのトランジ
スタは、第２ポリシリコン層とソース及びドレイン領域
６３から形成されるワードライン２１から成っている。
イン２２に接続している。第１図におけるこのトランジ
スタは、第２ポリシリコン層とソース及びドレイン領域
６３から形成されるワードライン２１から成っている。
これら領域の１つは、領域６２と連続している。本実施
例では、メモリセルは、折り返しビットラインに沿って
設けられ、一方、ワードラインは、折夛返しワードライ
ンの半分に沿ってトランジスタを作動するように使用さ
れる。従って、第３図かられかるように、第３図に示し
たビットラインの一部に対するワードライン２９は、ゲ
ートとしては動作しない。折り返しビットラインの残り
の半分においてｒよ、ワードライン２９はゲートである
が、ワードライン２１はプレート２５の上にあり、ゲー
トとしては動作しない。
例では、メモリセルは、折り返しビットラインに沿って
設けられ、一方、ワードラインは、折夛返しワードライ
ンの半分に沿ってトランジスタを作動するように使用さ
れる。従って、第３図かられかるように、第３図に示し
たビットラインの一部に対するワードライン２９は、ゲ
ートとしては動作しない。折り返しビットラインの残り
の半分においてｒよ、ワードライン２９はゲートである
が、ワードライン２１はプレート２５の上にあり、ゲー
トとしては動作しない。
第４図は、単結晶シリコンＰ＋基板３５上に形成された
Ｐ−エピタキシャル層３６を示している。
Ｐ−エピタキシャル層３６を示している。
前に述べたように、より高濃度にドーグした基板と、よ
シ低濃度にドープしたエピタキシャル層との組合せによ
りラッチアップを減少することができる。本実施例では
、基板ｔよ０．０１〜０．２Ω−釧のレベルにドープさ
れ、層３６は３０〜５０Ω−副のレベルにドーグされ、
かつ、その厚さは約１０〜１３ミクロンである。
シ低濃度にドープしたエピタキシャル層との組合せによ
りラッチアップを減少することができる。本実施例では
、基板ｔよ０．０１〜０．２Ω−釧のレベルにドープさ
れ、層３６は３０〜５０Ω−副のレベルにドーグされ、
かつ、その厚さは約１０〜１３ミクロンである。
第５図のｎ−ウェル３０は、周知の工程を用いて層３６
に形成されている。本実施例では、約５．２×１０１２
／ａｎ２のレベル当り５ Ｑ Ｋ６ｖのエネルギレベル
で、リンがイオン注入されている。シリコン酸化層３７
（ＳｉＯ２）と窒化シリコン層３８ （Ｓｉ３Ｎ＜）
を形成した後、通常の高温打込み工程を用いて、約３．
５ミクロンの深さのウェル３０を形成する。
に形成されている。本実施例では、約５．２×１０１２
／ａｎ２のレベル当り５ Ｑ Ｋ６ｖのエネルギレベル
で、リンがイオン注入されている。シリコン酸化層３７
（ＳｉＯ２）と窒化シリコン層３８ （Ｓｉ３Ｎ＜）
を形成した後、通常の高温打込み工程を用いて、約３．
５ミクロンの深さのウェル３０を形成する。
ウェル全体は、エピタキシャル層内にある。前述したよ
うに、全メモリセルＶよ、ｎ−ウェル３０に形成される
。このｎ−ウェルが５ボルト電源に接続する時、第５図
の点線３９で示すようなデプレッション領域がウェルの
周囲に形成される。少数キャリヤ（電子）は、このデプ
レッション領域と、より高濃度にドープされた基板との
間のピッチ領域に集まり、かつ、基板において再結合す
る。これしよ、ラッチアップを阻止し、かつ、入力電圧
のアンダーシュートに対する感度を弱めるのを助けてい
る。このウェルからのデプレッション領域は、エピタキ
シャル層／基板の境界まで延びている。
うに、全メモリセルＶよ、ｎ−ウェル３０に形成される
。このｎ−ウェルが５ボルト電源に接続する時、第５図
の点線３９で示すようなデプレッション領域がウェルの
周囲に形成される。少数キャリヤ（電子）は、このデプ
レッション領域と、より高濃度にドープされた基板との
間のピッチ領域に集まり、かつ、基板において再結合す
る。これしよ、ラッチアップを阻止し、かつ、入力電圧
のアンダーシュートに対する感度を弱めるのを助けてい
る。このウェルからのデプレッション領域は、エピタキ
シャル層／基板の境界まで延びている。
たとえば、負電圧のオーバーシュートにより生じた少数
キャリヤは、このウェルにより吸収される。
キャリヤは、このウェルにより吸収される。
力お、ウェルは入力Ｎ 領域を包囲している。
ｎ−ウェル３０を形成した後、窒化シリコン層３８をエ
ツチングし、フィールド酸化膜領域を成長させる。第６
図は、フィールド酸化膜領域４０を成長させた後の窒化
シリコン部材３８ａ 、 ３８ｂを示している。第６図
はｎ−ウェルの！家部を示し、かつ、窒化シリコン部材
３８ｂは、メモリの一部として使用される周辺回路用の
領域を形成している。
ツチングし、フィールド酸化膜領域を成長させる。第６
図は、フィールド酸化膜領域４０を成長させた後の窒化
シリコン部材３８ａ 、 ３８ｂを示している。第６図
はｎ−ウェルの！家部を示し、かつ、窒化シリコン部材
３８ｂは、メモリの一部として使用される周辺回路用の
領域を形成している。
他の処理工程を用いて、周辺領域においてｎ−ウェルの
周囲にガートバンドを形成するとともに、ｎ−ウェルの
周囲にガＴドバンド４１を形成する。
周囲にガートバンドを形成するとともに、ｎ−ウェルの
周囲にガＴドバンド４１を形成する。
このガートバンドを形成するのに使用する処理工程は、
米国特許第４，２８２，６４８号の第２図〜第５図に示
されている。
米国特許第４，２８２，６４８号の第２図〜第５図に示
されている。
基板上にフォトレジストＪ？ｉを形成し、かつ、この層
における、キャパシタ（ｍｌ 図のキャパシタ１８．１
９）を形成する領域に、開口を形成する。
における、キャパシタ（ｍｌ 図のキャパシタ１８．１
９）を形成する領域に、開口を形成する。
第７図は、フォトレジスト層４３に形成した開口を示し
ている。この開口は、一方のフィールド酸化膜領域４０
ａから別のフィールド酸化膜領域４０ｃまで延び、フィ
ールド酸化膜領域４０ｂを含んでいる。次に、ウェット
エツチング工程を用いて、酸化膜３１とフィールド酸化
膜４０ａ 、 ４０ｃ Ｉ）露出部分を約５０００１の
厚さだけエツチング除去する。
ている。この開口は、一方のフィールド酸化膜領域４０
ａから別のフィールド酸化膜領域４０ｃまで延び、フィ
ールド酸化膜領域４０ｂを含んでいる。次に、ウェット
エツチング工程を用いて、酸化膜３１とフィールド酸化
膜４０ａ 、 ４０ｃ Ｉ）露出部分を約５０００１の
厚さだけエツチング除去する。
これらフィールド酸化膜領域を、最初的８０００１の厚
さまで成長させ、次に、キャパシタの部分として使用さ
れるこれらフィールド酸化膜領域を約５０００Ｘの厚さ
までエッチバックし、一方他の酸化膜は５ｏｏｏｌの元
の厚さのままで残される。このエツチング工程は、いわ
ゆる「バード−ビーク」を減少し、さらに多くのキャパ
シタ用領域を提供することができる。このエツチングに
ついては、米国特許第３ 、９６１ 、９９９号及び第
４，０４４，４５４号に一部述べられている。
さまで成長させ、次に、キャパシタの部分として使用さ
れるこれらフィールド酸化膜領域を約５０００Ｘの厚さ
までエッチバックし、一方他の酸化膜は５ｏｏｏｌの元
の厚さのままで残される。このエツチング工程は、いわ
ゆる「バード−ビーク」を減少し、さらに多くのキャパ
シタ用領域を提供することができる。このエツチングに
ついては、米国特許第３ 、９６１ 、９９９号及び第
４，０４４，４５４号に一部述べられている。
第８図は、フィールド酸化膜領域のエツチングバック結
果を示している。薄い酸化膜３７は完全に除去され、酸
化膜４０ａ ｒ ４０ｃの縁部はエッチバックされ、一
方フイールド酸化膜領域４０ｂは約５０００Ｘの厚さま
で完全にエッチバンクされる（酸化膜４０ｂは第３図に
示されている）。この酸化膜の厚さ及びこれに関連した
「バード−ビーク」を減少することにより、キャパシタ
１８ 、１９用の蓄積キャパシタンス領域をさらに増す
ことができる。キャパシタ領域にイオン注入を行ない、
ウェル３０にＰ影領域を形成する。本実施例では、５０
Ｋｅｖのエネルギレベルでボロンを注入し、２Ｘ １０
”７ｃｍ２ のドーパントレベルを得ている。これは
第８図のライン４６で示されている。酸化＋ｍ４０ｂは
、酸化膜４０ｂの下にｔよボロン注入が行なわれないよ
うな十分の厚さを有し、従って、第１図及び第３図のキ
ャパシタ１８．１９を分離する仁とができる。この注人
工８ｉＬＸ第３図の領域６２゜６４を形成する。
果を示している。薄い酸化膜３７は完全に除去され、酸
化膜４０ａ ｒ ４０ｃの縁部はエッチバックされ、一
方フイールド酸化膜領域４０ｂは約５０００Ｘの厚さま
で完全にエッチバンクされる（酸化膜４０ｂは第３図に
示されている）。この酸化膜の厚さ及びこれに関連した
「バード−ビーク」を減少することにより、キャパシタ
１８ 、１９用の蓄積キャパシタンス領域をさらに増す
ことができる。キャパシタ領域にイオン注入を行ない、
ウェル３０にＰ影領域を形成する。本実施例では、５０
Ｋｅｖのエネルギレベルでボロンを注入し、２Ｘ １０
”７ｃｍ２ のドーパントレベルを得ている。これは
第８図のライン４６で示されている。酸化＋ｍ４０ｂは
、酸化膜４０ｂの下にｔよボロン注入が行なわれないよ
うな十分の厚さを有し、従って、第１図及び第３図のキ
ャパシタ１８．１９を分離する仁とができる。この注人
工８ｉＬＸ第３図の領域６２゜６４を形成する。
本実施例では、三層絶縁体を用いて、第３図のプレート
２５を領域６２．６４から絶縁している。
２５を領域６２．６４から絶縁している。
三［Ｑｓ縁体は、セルのキャパシタに対してのみ使用さ
れる。絶縁体は、セルキャパシタンスを最適化し、かつ
、欠陥の量を最小にすることがわかっている。この絶縁
体を形成するには、最初、７リコン酸化膜の薄い厚を基
板の表面上に５０Ｘまたはこれ以下の厚さまで成長させ
る。これは、第９図において層４８として示されている
。次に約１４０Ｘの雪化シリコン（７６４９）をシリコ
ン酸化膜上に形成する。最後に、窒化７リコンノＩｉを
酸化して、その上に約１５Ｘのシリコン酸化膜（層４８
Ｂ）を形成する。
れる。絶縁体は、セルキャパシタンスを最適化し、かつ
、欠陥の量を最小にすることがわかっている。この絶縁
体を形成するには、最初、７リコン酸化膜の薄い厚を基
板の表面上に５０Ｘまたはこれ以下の厚さまで成長させ
る。これは、第９図において層４８として示されている
。次に約１４０Ｘの雪化シリコン（７６４９）をシリコ
ン酸化膜上に形成する。最後に、窒化７リコンノＩｉを
酸化して、その上に約１５Ｘのシリコン酸化膜（層４８
Ｂ）を形成する。
次に、第１θ図に示すように、絶縁体上に、リンをドー
プしたポリシリコン層（層２５）を形成する。さらに、
このポリシリコン層２５の上面にシリコン酸化膜を成長
させる。ここで低温シリコン酸化膜（ＣＶＤ法：化学気
相析出法）を用いて、層５１を形成する。最後に、第１
０図に示すように、層５１上にフォトレジスト層５２を
形成する。
プしたポリシリコン層（層２５）を形成する。さらに、
このポリシリコン層２５の上面にシリコン酸化膜を成長
させる。ここで低温シリコン酸化膜（ＣＶＤ法：化学気
相析出法）を用いて、層５１を形成する。最後に、第１
０図に示すように、層５１上にフォトレジスト層５２を
形成する。
本実施例では、ドープされたポリシリコンＡ１２５の厚
さは約２５００Ｘ 、層５０は約８００Ｘ、層５１は約
４５００ Ｘである。
さは約２５００Ｘ 、層５０は約８００Ｘ、層５１は約
４５００ Ｘである。
３ｋ 常のマスキング工程を用いて、フォトレジスト層
５２をパターン化し、たとえば第２図に示した開口２７
を形成する。ま／こ、ウェットエツチング工程を用いて
、層５１をエツチングする。このエツチングは、フォト
レジスト層５２の下部をえぐるまで続けられる（たとえ
ば、フォトレジスト層５２を約０．５ミクロン突出させ
る）。被着されたシリコン酸化膜はその下の成長したシ
リコン酸化膜よシかなり速くエツチングされるので、層
５゜は、層５１をエツチングしている間はとんど影響さ
れずに残っている。ここで、異方性エツチング剤を用い
たプラズマエツチング工程を使用して、層５０をフォト
レジスト層５２と４Ｍ 、ｌｘ Ｌ、てエツチングする
。その結果できたｔｉ’？ ’Ｍは、ｆａｌ１図に示し
ている。次に、通常のウェットエツチング剤を用いて、
ポリシリコン層２５をエツチングする。
５２をパターン化し、たとえば第２図に示した開口２７
を形成する。ま／こ、ウェットエツチング工程を用いて
、層５１をエツチングする。このエツチングは、フォト
レジスト層５２の下部をえぐるまで続けられる（たとえ
ば、フォトレジスト層５２を約０．５ミクロン突出させ
る）。被着されたシリコン酸化膜はその下の成長したシ
リコン酸化膜よシかなり速くエツチングされるので、層
５゜は、層５１をエツチングしている間はとんど影響さ
れずに残っている。ここで、異方性エツチング剤を用い
たプラズマエツチング工程を使用して、層５０をフォト
レジスト層５２と４Ｍ 、ｌｘ Ｌ、てエツチングする
。その結果できたｔｉ’？ ’Ｍは、ｆａｌ１図に示し
ている。次に、通常のウェットエツチング剤を用いて、
ポリシリコン層２５をエツチングする。
このエツチング工程は、第１２図に示すようにノー５０
の下をえぐるまで継続する（たとえば層５゜を約０．５
ミクロン突出させる）。
の下をえぐるまで継続する（たとえば層５゜を約０．５
ミクロン突出させる）。
第１２図に示すように、Ｊ頼５１．２５の縁部５４゜５
５は、ある程既なめらかで、！ｌｙ台し、かつ傾斜した
形状になっている。その後の工程、たとえば、それらが
使用されない領域における層４８．４９を除去するのに
使用される工程において、上記層５０の突出部分は除去
され、シリコン酸化膜５０゜５１とポリシリコンＡ４２
５の縁部に沿って連続した傾斜が形成される。このなめ
らかな縁部畝第１３図及び第１４図に示すように、その
後のポリシリコン層を被着する時「ストリンジャー」が
形成されるのを阻止するので、非常に重要である。
５は、ある程既なめらかで、！ｌｙ台し、かつ傾斜した
形状になっている。その後の工程、たとえば、それらが
使用されない領域における層４８．４９を除去するのに
使用される工程において、上記層５０の突出部分は除去
され、シリコン酸化膜５０゜５１とポリシリコンＡ４２
５の縁部に沿って連続した傾斜が形成される。このなめ
らかな縁部畝第１３図及び第１４図に示すように、その
後のポリシリコン層を被着する時「ストリンジャー」が
形成されるのを阻止するので、非常に重要である。
また、成長した５ｉＯｚと被着した５ｔ（ｈの複合構造
により、優れた絶縁を得ている。
により、優れた絶縁を得ている。
ポリシリコンの第２層（ＰＯＬＹ−２）５７を被着する
前に、ゲート酸化膜５Ｂを成長させ、基板と電界効果形
トランジスタのゲートとの間を絶縁する。
前に、ゲート酸化膜５Ｂを成長させ、基板と電界効果形
トランジスタのゲートとの間を絶縁する。
第１ポリシリコン層２５を第２ポリシリコン層５７から
絶縁すべきメモリ領域において、第１３図の酸化膜５９
で示すように、ポリシリコン層の縁部に酸化膜を成長さ
せる。また、接点を第２ポリシリコン層と第１ポリシリ
コン層間に形成すべき他の領域において（第１４図に示
すように）、層２５の絶縁６０における縁部酸化物を、
第２ポリシリコンの被着前に、標準マスキング工程によ
り除去する。従って、第２ポリシリコン層を基板上に被
着する時、ある領域では第２層は第１ポリシリコン層に
接し、他の領域では接していない。
絶縁すべきメモリ領域において、第１３図の酸化膜５９
で示すように、ポリシリコン層の縁部に酸化膜を成長さ
せる。また、接点を第２ポリシリコン層と第１ポリシリ
コン層間に形成すべき他の領域において（第１４図に示
すように）、層２５の絶縁６０における縁部酸化物を、
第２ポリシリコンの被着前に、標準マスキング工程によ
り除去する。従って、第２ポリシリコン層を基板上に被
着する時、ある領域では第２層は第１ポリシリコン層に
接し、他の領域では接していない。
第２ポリシリコン層の被着後、これをパターン化し、第
１図及び第３図に示すワードラインのような様々の回路
素子を形成する。これらラインにおいて、第２ポリシリ
コン層は第１ポリシリコン層から絶縁されている。周辺
領域においては、第１及び第２ポリシリコン層間の光面
６ｏに形成された埋込接点を必要とする。これら接点を
ポリシリコンプレート２５の縁部に使用して、第２ポリ
シリコン層を介しプレートを５ボルト電源に接続する。
１図及び第３図に示すワードラインのような様々の回路
素子を形成する。これらラインにおいて、第２ポリシリ
コン層は第１ポリシリコン層から絶縁されている。周辺
領域においては、第１及び第２ポリシリコン層間の光面
６ｏに形成された埋込接点を必要とする。これら接点を
ポリシリコンプレート２５の縁部に使用して、第２ポリ
シリコン層を介しプレートを５ボルト電源に接続する。
ｎ−ウェル３０にｐ−チャネルトランジスタを形成し、
かつ周辺回路に関する他のｎ−ウェルにｐ−チャネルト
ランジスタを形成するには、周知の処理工程を使用すれ
ばよい。また、ｎ−チャネルトランジスタを形成するの
しも、周知の工程な使用すればよい。「リヤエンド」工
程については、第１５図〜第１８図を参照して説明する
。
かつ周辺回路に関する他のｎ−ウェルにｐ−チャネルト
ランジスタを形成するには、周知の処理工程を使用すれ
ばよい。また、ｎ−チャネルトランジスタを形成するの
しも、周知の工程な使用すればよい。「リヤエンド」工
程については、第１５図〜第１８図を参照して説明する
。
第１５図は、基板の２つの部分３５ａ 、 ３５ｂを示
している。一方の部分はｎ−ウェル３０まで示している
。他方の部分はｎ−ウェルとは離間し、ｐ形エピタキシ
ャル層３６として示されている。ｎ−チャネルトランジ
スタは部分３５ａ上に形成され、ｐ−チャネルトランジ
スタは部分３５ｂ上に形成されている。たとえば、基板
のこれら２つの部分は、上述した工程で形成されたメモ
リの周辺領域にあってもよい。成長したシリコン酸化膜
であるゲート酸化膜７０は、ゲー） ５７ａ 、 ５７
ｂをトランジスタのチャネル領域から絶縁している。本
実施例では、電界効果形トランジスタのゲートは第２ポ
リシリコン層から作られている。
している。一方の部分はｎ−ウェル３０まで示している
。他方の部分はｎ−ウェルとは離間し、ｐ形エピタキシ
ャル層３６として示されている。ｎ−チャネルトランジ
スタは部分３５ａ上に形成され、ｐ−チャネルトランジ
スタは部分３５ｂ上に形成されている。たとえば、基板
のこれら２つの部分は、上述した工程で形成されたメモ
リの周辺領域にあってもよい。成長したシリコン酸化膜
であるゲート酸化膜７０は、ゲー） ５７ａ 、 ５７
ｂをトランジスタのチャネル領域から絶縁している。本
実施例では、電界効果形トランジスタのゲートは第２ポ
リシリコン層から作られている。
本実施例では、ゲート５７ａ 、！−整合してｎ領域６
６を形成するのに砒素注入を使用している。たとえば、
５０ Ｉ（ｅｖで４ Ｘ １０ ”１０ｎ ２（１）
Ｌ／ ヘル’ｊ テ砒ｇを注入している。一般にこのよ
うな場合、ｐ−チャイルトランジスタ用の場所をフォト
レジストでカハーシ、砒素が注入されないようにしてい
る。
６を形成するのに砒素注入を使用している。たとえば、
５０ Ｉ（ｅｖで４ Ｘ １０ ”１０ｎ ２（１）
Ｌ／ ヘル’ｊ テ砒ｇを注入している。一般にこのよ
うな場合、ｐ−チャイルトランジスタ用の場所をフォト
レジストでカハーシ、砒素が注入されないようにしてい
る。
この時、高温アニール工程を使用する。
次に、第１５図に示すように、ｎ−チャネルディバイス
上にノオトレジス層６１を形成し、ボロン等のＰ形ドー
パントを注入して領域６γを形成する。たとえば、５０
Ｋｅｖで５ Ｘ １０”／ａｎ２のレベルまでボロン
を注入する。
上にノオトレジス層６１を形成し、ボロン等のＰ形ドー
パントを注入して領域６γを形成する。たとえば、５０
Ｋｅｖで５ Ｘ １０”／ａｎ２のレベルまでボロン
を注入する。
この工程のこの時点ではアニール工程は使用せず、第１
６図に示すように、低温化学気相シリコン酸化膜６８を
基板上に形成する。なお、（１ミ、クロンの厚さの層を
使用した場合）層がＮ量当り約８％のリンを含有してい
る場合に最良の結果が得られた。リンのこのパーセンテ
ージは、集積回路をグラスチックパッケージに収容する
時腐蝕を防ぐには十分低く、かつ、ガラスリフローに対
しては十分高い。ガラスリフ０一工程は、温源雰囲気中
で約９５０℃の温度まで勾配をつけて土性させることに
より使用される。ウェファは、約１０分間高温中に保持
される。これにより、十分なりフローを得、しかもＰ形
ドーパントの問題となる横方向の拡散を阻止することが
できる。その後、層６８の上面は、たとえば砒素注入に
より損傷を受ける。
６図に示すように、低温化学気相シリコン酸化膜６８を
基板上に形成する。なお、（１ミ、クロンの厚さの層を
使用した場合）層がＮ量当り約８％のリンを含有してい
る場合に最良の結果が得られた。リンのこのパーセンテ
ージは、集積回路をグラスチックパッケージに収容する
時腐蝕を防ぐには十分低く、かつ、ガラスリフローに対
しては十分高い。ガラスリフ０一工程は、温源雰囲気中
で約９５０℃の温度まで勾配をつけて土性させることに
より使用される。ウェファは、約１０分間高温中に保持
される。これにより、十分なりフローを得、しかもＰ形
ドーパントの問題となる横方向の拡散を阻止することが
できる。その後、層６８の上面は、たとえば砒素注入に
より損傷を受ける。
次に、第１７図は、ガラス層６８とシリコン酸化膜７０
とに形成された開ロア１を示している。
とに形成された開ロア１を示している。
開口Ｔ１は、領域６１に接している。この開口を形成す
る工程は、米国特許＄４，３７２．０３４号に示されて
いる。
る工程は、米国特許＄４，３７２．０３４号に示されて
いる。
ここで、導電層１２が形成される。本実施例では、この
層は１％のシリコンを含むアルミニウム層である。この
導′ＫＬ層をパターン化した後、この導電層上に約Ｏ，
Ｓミクロンの厚さの化学的気相析出したシリコン酸化膜
を形成し、さらにその上に１ミクロンの厚さのＮ１．Ｔ
ＲｏＸ層Ｚ５−を形成する（第１８図）。最後に、周知
の方法で集積回路の接着パッドを形成する。
層は１％のシリコンを含むアルミニウム層である。この
導′ＫＬ層をパターン化した後、この導電層上に約Ｏ，
Ｓミクロンの厚さの化学的気相析出したシリコン酸化膜
を形成し、さらにその上に１ミクロンの厚さのＮ１．Ｔ
ＲｏＸ層Ｚ５−を形成する（第１８図）。最後に、周知
の方法で集積回路の接着パッドを形成する。
以上のように、ダイナミックメモリセルの製造に特に適
したＣＭＯＳプロセスについて述べてきたが、第１ポリ
シリコン層の独特のエツチングにより、問題となる「ス
トリンジャー」を生ずることなく第２ポリシリコン層を
良好に段階的に形成することができる。また、アレイに
おけるフィールド酸化膜領域をエツチングして、バード
ビークを減少しかつキャパシタ蓄積領域を増加すること
ができる。さらに、三層絶縁体を使用することにより、
セルの性能を増している。また独特の「リヤーエンド」
処理工程を使用している。
したＣＭＯＳプロセスについて述べてきたが、第１ポリ
シリコン層の独特のエツチングにより、問題となる「ス
トリンジャー」を生ずることなく第２ポリシリコン層を
良好に段階的に形成することができる。また、アレイに
おけるフィールド酸化膜領域をエツチングして、バード
ビークを減少しかつキャパシタ蓄積領域を増加すること
ができる。さらに、三層絶縁体を使用することにより、
セルの性能を増している。また独特の「リヤーエンド」
処理工程を使用している。
第１図は本発明に基づいて製造したダイナミックメモリ
セルを示した回路図、第２図は第１ポリシリコン層に形
成した開口を示した記憶アレイの平面図、第３図は本発
明に基づいて製造されたメモリセルを有する基板の断面
図、第４図はエピタキシャル層を含む基板の断面図、第
５図はエピタキシャル層にｎ−ウェルを形成した後の第
４図の構造図、第６図はフィールド酸化膜領域を形成し
た後の第５図の構造図、第７図はマスキング工程の後の
第６図のｎ−ウェル、第８図はイオン注入工程における
、フィールド酸化膜領域をエッチバンクした後の第７図
の構造図、第９図は第８図の線９−９に沿った断面図、
第１Ｏ図はポリシリコン層、成長したシリコン酸化膜、
低温度シリコン酸化膜及びフォトレジスト層を形成した
後の第９図の構造図、第１１図はマスキング工程と２つ
のエツチング工程の後の第１０図の構造図、第１２図は
別のエツチング工程の後の第１１図の構造図、第１３図
は別の酸化工程後及び第２ポリシリコン層の形成後の第
１２図の構造図、第１４図はポリシリコン層間に埋込接
点領域を形成した、第２ポリシリコン層の形成後の第１
３図の構造図、第１５図はｎ−チャネル及びｐ−チャネ
ルトランジスタを形成した基板の２つの部分の断面図、
第１６図はガラス層を形成した後の第１５図の構造図、
第１７図は導電層を被着した後でかつガラス層に工した
後の第１７図の構造図である。 １５・１１＠・セル、１７．２０・・・ｅ電界効果形ト
ランジスタ、１８．１９−・・・キャパシタ、２１．２
４−−・・ワードライン、２２・・・φピットライン、
２５・・轡・ポリシリコン層、２７・・串・開口、３０
・・・・ｎ−ウェル、３６・・・・エビクキシャル層、
３７・Φ・・シリコン酸化膜、３８・Φ・・窒化シリコ
ン層、３９・・ｅ・デプレッション領域、４０・・・・
フィールド酸化膜領域、４１−−・・ガートバンド、４
３−の・・フォトレジスト／ｉ、５０．５１−−・・シ
リコン酸化膜、６２．６４−・Φ・Ｐ 領域、７０・・
・争ゲート酸化膜、７１・・争・開口、γ２・・・・導
電層。 特許出願人 インテル・コーポレーション代理人 山川
政樹（はが２名） １′Ｉｇ、ｌ ノｂ Ｆ２ｊ！′、λ ４孕４ ４孕〃 ４ケｊ６ 第１頁の続き ０発 明 者 シャーム・シイ・ガー アメ１グ ス
Ｖ
セルを示した回路図、第２図は第１ポリシリコン層に形
成した開口を示した記憶アレイの平面図、第３図は本発
明に基づいて製造されたメモリセルを有する基板の断面
図、第４図はエピタキシャル層を含む基板の断面図、第
５図はエピタキシャル層にｎ−ウェルを形成した後の第
４図の構造図、第６図はフィールド酸化膜領域を形成し
た後の第５図の構造図、第７図はマスキング工程の後の
第６図のｎ−ウェル、第８図はイオン注入工程における
、フィールド酸化膜領域をエッチバンクした後の第７図
の構造図、第９図は第８図の線９−９に沿った断面図、
第１Ｏ図はポリシリコン層、成長したシリコン酸化膜、
低温度シリコン酸化膜及びフォトレジスト層を形成した
後の第９図の構造図、第１１図はマスキング工程と２つ
のエツチング工程の後の第１０図の構造図、第１２図は
別のエツチング工程の後の第１１図の構造図、第１３図
は別の酸化工程後及び第２ポリシリコン層の形成後の第
１２図の構造図、第１４図はポリシリコン層間に埋込接
点領域を形成した、第２ポリシリコン層の形成後の第１
３図の構造図、第１５図はｎ−チャネル及びｐ−チャネ
ルトランジスタを形成した基板の２つの部分の断面図、
第１６図はガラス層を形成した後の第１５図の構造図、
第１７図は導電層を被着した後でかつガラス層に工した
後の第１７図の構造図である。 １５・１１＠・セル、１７．２０・・・ｅ電界効果形ト
ランジスタ、１８．１９−・・・キャパシタ、２１．２
４−−・・ワードライン、２２・・・φピットライン、
２５・・轡・ポリシリコン層、２７・・串・開口、３０
・・・・ｎ−ウェル、３６・・・・エビクキシャル層、
３７・Φ・・シリコン酸化膜、３８・Φ・・窒化シリコ
ン層、３９・・ｅ・デプレッション領域、４０・・・・
フィールド酸化膜領域、４１−−・・ガートバンド、４
３−の・・フォトレジスト／ｉ、５０．５１−−・・シ
リコン酸化膜、６２．６４−・Φ・Ｐ 領域、７０・・
・争ゲート酸化膜、７１・・争・開口、γ２・・・・導
電層。 特許出願人 インテル・コーポレーション代理人 山川
政樹（はが２名） １′Ｉｇ、ｌ ノｂ Ｆ２ｊ！′、λ ４孕４ ４孕〃 ４ケｊ６ 第１頁の続き ０発 明 者 シャーム・シイ・ガー アメ１グ ス
Ｖ
Claims (1)
- 【特許請求の範囲】 （１）ポリシリコン層の上面にシリコン酸化膜を成長さ
せる工程と； ＣＶＤ （化学気相析出）工程を使用す
ることにより上記成長したシリコン酸化膜上に第２のシ
リコン酸化膜を形成する工程と；上記第２のシリコン酸
化膜上にフォトレジスト層を形成する工程と；上記フォ
トレジスト層にパターンを形成する工程と；上記フォト
レジスト層の下の上記第２のシリコン酸化膜をえぐるよ
うに、ウェットエツチング剤を使用して上記第２のシリ
コン酸化膜をエツチングする工程と；異方性エツチング
工程を使用して上記フォトレジストｔｍに整合して上記
成長したシリコン酸化膜をエツチングする工程と；上記
成長したシリコン酸化膜の下の上記ポリシリコン層をえ
ぐるように、ウェットエツチング剤を使用して上記ポリ
シリコン層をエツチングする工程と；上記ポリシリコン
層と上記第２０シリコン酸化膜との間から延びた上記成
長したシリコン酸化膜の一部を除去する工程とから成ム
上記成長したシリコン酸化膜及び第２のシリコン酸化膜
とポリシリコン層の縁部に沿って適当に傾斜した面を形
成して、上記エツチングした表面にその後の層を良好に
形成できるようにしたことを特徴とするポリシリコン層
にパターンを形成する方法を含む金属−酸化膜一半導体
集積回路の製造方法。 （２、特許請求の範囲第１項記載の方法において、ポリ
シリコン層の露出した面に限比）莫を成、長させるよう
上記ポリシリコン層に酸化工程をＭｌｔす工程と；第２
のシリコン酸化膜とエツチングしたに部上に第２のポリ
シリコン層を形成する工程とをさらに有することを特徴
とする方法。 （３）特許請求の範囲第１項記載の方法において、ｎ−
ウェル上にポリシリコン層を形成し、またノくターンは
ダイナミックメモリセルの電界効果形トランジスタ用の
開口を上記層に形成することを特徴とする特許 （４）特Ｆｒ’ 請求の範囲第３項記載の方法において
、ポリシリコン層はダイナミックメモリセルのキャパシ
タ用の連続したプレートを形成していることを特徴とす
る方法。 （５）特許請求の範囲第１項記載の方法において、ポリ
シリコン層間に埋込接点を形成するよう、第２のシリコ
ン酸化膜とエツチングした縁部上に第２のポリシリコン
層を形成する工程を有することを特徴とする方法。 （６）エビタキシャｆｖ層に第１４電形のウェルを形成
する工程と；上記ウェルに第１の厚さまでフィールド酸
化膜領域を形成する工程と；上記ウェルにキャパシタ用
の第１領域を形成する工程と；上記形成された第１領域
に第２導電形のドーパントでイオン注入する工程と；少
なくとも上記形成された第１領域上に絶縁層を形成する
工程と：上記ウェル上に、上記キャパシタの一部を形成
するのに使用される第１ポリシリコン層を形成する工程
と；上記キャパシタに接続する電界効果形トランジスタ
用の第２領域を形成するよう、上記第１ポリシリコン層
に開口を形成する工程と；第２ポリシリコン層からワー
ドラインを形成する工程とから成シ、メモリセルを上記
ウェルに形成することを特徴とする、金属−ムダ化膜一
半４を体集禎回路の製造方法。 （７）特許請求の範囲第６項記載の方法において、絶縁
層の形成はシリコン酸化膜４及び窒化シリコンＩ曽の形
成から成ることを特徴とする方法。 （８）特許請求の範囲第６項記載の方法に」９いて、第
１ポリシリコン層に開口を形成する工程は、第１ポリ７
リコン層の上面にシリコン酸化膜を成長させる工程と；
ＣＶＤ （化ｑ的気相析出）工程を用いることにより
上記成長したシリコン酸化股上に第２のシリコン酸化膜
を形成する工程と；上記第２シリコン酸化膜上【Ｃフォ
トレジスト層を形成する工程と；上記フォトレジスト層
にパターンを形成する工程と；上記フメトレジス） Ｊ
＋ｉ９の下の上ｆ、Ｃ第２シリコン酸化膜をえぐるよう
に、ウェットエツチング剤を使用して上記第２シリコン
散化膜をエツチングする工程と；異方性プラズマエツチ
ング工程を使用して上記フォトレジスト層に整合して上
記成長したシリコン酸化膜をエツチングする工程と；上
記成長したシリコン酸化膜の下の上記ポリシリコン層を
えぐるようにウェットエツチング剤を使用して上記第１
ポリシリコン層をエツチングする工程と；上記第１ポリ
シリコン層と上記第２シリコン酸化膜との間から延びた
上記成長したシリコン酸化膜の一部を除去する工程とか
ら成ることを特徴とする方法。 （９）特許請求の範囲第８項記載の方法において、第１
ポリシリコン層はキャパシタ用の連続したプレートを形
成していることを特徴とする方法。 ００）特許請求の範囲第６項記載の方法において、第２
導電形のドーパントでドープされたエピタキシャル層を
形成する最初の工程をさらに有しでいることを特徴とす
る方法。 Ｕ特許請求の範囲第１Ｏ項記載の方法において、第１２
Ｉ７ｒｔＴｉ形ドーパントはｎ形であることｆｆ：＋ｆ
徴とする方法。 （１２１基板にｎ−ウェルを形成する工程と；上記基板
から絶縁された第１ゲートを上記ｎ−ウェルから離間し
て形成しかつ上記基板から絶縁された第２ゲートを上記
ｎ−ウェル上に形成する工程と；ｎ−チャネルトシンジ
スタを形成するよう上記第１ゲートに整合してｎ形ドー
パントでイオン注入する工程と；上記ｎ形ドーパントの
注入による損傷を修復するよう上記基板をアニールする
工程と；上記第２ゲートに整合してｐ形ドーパントでイ
オン注入する工程と；上記基板上にガラス層を形成する
工程と；上記ガラス層に開口を形成する工程と；上記ガ
ラス層にリフローを生じかつ上記ｐ形ドーパントの注入
による損偽をアニールするよう上記基板を加熱する工程
とから成ることを特徴とする金属−酸化膜一半導体集積
回路の製造方法。 Ｑ′：５Ｊ特許請求の範囲第１２項記載の方法において
、ガラス層は重量当り約８％のリンを有していることを
特徴とする方法。 （＋４）特許請求の範囲第１３項記載の方法において、
ｎ形ドーパントは砒素であることｔ 特ｈｔと・する方
法。 （１５＋特許請求の範囲第１４項記載の方法において、
ｐ形ドーパントはボロンであることを特徴とする方法。 叫特許請求の範囲第１３項または第１５項記載の方法に
おいて、導電層を、ガラス層上に形成することを特徴と
する方法。 ａη特許請求の範囲−１６項記載の方法において、導電
層はアルミニウムーシリコン層から成ることを特徴とす
る方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US513658 | 1983-07-14 | ||
| US06/513,658 US4505026A (en) | 1983-07-14 | 1983-07-14 | CMOS Process for fabricating integrated circuits, particularly dynamic memory cells |
Publications (2)
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|---|---|
| JPS6038866A true JPS6038866A (ja) | 1985-02-28 |
| JPH0586863B2 JPH0586863B2 (ja) | 1993-12-14 |
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ID=24044166
Family Applications (1)
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Country Status (3)
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1983
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-
1984
- 1984-06-30 DE DE19843424181 patent/DE3424181A1/de not_active Withdrawn
- 1984-07-14 JP JP59145287A patent/JPS6038866A/ja active Granted
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Also Published As
| Publication number | Publication date |
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| DE3424181A1 (de) | 1985-01-24 |
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