JPS5830153A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5830153A JPS5830153A JP56128342A JP12834281A JPS5830153A JP S5830153 A JPS5830153 A JP S5830153A JP 56128342 A JP56128342 A JP 56128342A JP 12834281 A JP12834281 A JP 12834281A JP S5830153 A JPS5830153 A JP S5830153A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特にダイナミッ
ク−メモリ素子に於けるゲート絶縁膜の形成方法の改良
ｌこ関する。
ク−メモリ素子に於けるゲート絶縁膜の形成方法の改良
ｌこ関する。
１トランジスタｌセル方式のダイナミック・メモリ素子
に於ては、第１図に示すように半導体基板１の同一活性
領域２面にゲート３とギヤツクシタ４が絶縁膜５を介し
て隣接して形成される（図中６はゲート絶ｉ＃膜、７は
誘電体膜、８はドレイン８はピッ１１に接続される。そ
して従来上記素子に於けるキャパシタ及びゲートを形成
する際Ｊこは、第２図（ａ）に示すようにシリコン（Ｓ
ｉ）基板１１の活性領域面に通常の方法により第１のゲ
ート酸化膜１２、第１の多結、ｉ、８４層１３、第１の
二酸化シリコン（Ｓｉｎ、）膜１４を積層形成した後、
第２１ＭＩ（ｂ）に示すようにレジストｅパターン１５
をマスクとしてウェット・エツチングにより第１の８１
０、膜１４を、プラズマ・エツチングにより第１の多結
晶８１層１３を、ウェット・エツチングにより第１のゲ
ート酸化Ｍ１２をそれぞれ選択エツチングして上部に第
１の８４０．［１４を有するキャパシタ１６８形成し、
次いで熱酸化により、第２図（Ｃ）に示すように表出し
ているＳｉ基板１１面に第２のゲート酸化膜１７を形成
するき同時に第１の多結晶Ｓｉ層１３側面に第２の８１
０．膜１８を形成した後、通常の方法憂こ従って第２図
（ｄ）に示すように第２のゲート酸化膜１７上からキャ
パシタ１６上面の第１の８ ｉ ０．膜１４上に延出す
る。多結晶Ｓｉゲグー電＆１９を形成する方法が行われ
ていたＯ 然し上記従来方法に於ては、第２図（ｂ）を用いてピ明
したように、キャパシタ１６を形成するに際しての第１
のゲート酸化膜１２の選択エツチングがウェット−エツ
チング法でなされていたために、同図に示したように第
１のゲート酸化膜１２の縁部にアンダ・カット部２０が
形成され、第２図（Ｃ）に示すようにＳｉ基板１１面に
第２のゲート酸化膜１７を形成する際に、該第２のゲー
ト酸化膜１７と第１の多結晶Ｓｉ層１３の表面から成長
する第２のＳｉｎ、膜１８の界面に第２のゲート酸化膜
１７の薄い部分２１が形成され、そのため第２図（ｄ）
に示すように該第２のゲート酸化膜１７上に形成した多
結晶Ｓ＃ゲグー電′＆１９と８ｉ基板１１間の耐圧が低
下し、ノイズ等の電源変動に対する素子の耐性が弱めら
れて、ダイナミック・メモリ素子の信頼性が低下すると
いう問題があった。
に於ては、第１図に示すように半導体基板１の同一活性
領域２面にゲート３とギヤツクシタ４が絶縁膜５を介し
て隣接して形成される（図中６はゲート絶ｉ＃膜、７は
誘電体膜、８はドレイン８はピッ１１に接続される。そ
して従来上記素子に於けるキャパシタ及びゲートを形成
する際Ｊこは、第２図（ａ）に示すようにシリコン（Ｓ
ｉ）基板１１の活性領域面に通常の方法により第１のゲ
ート酸化膜１２、第１の多結、ｉ、８４層１３、第１の
二酸化シリコン（Ｓｉｎ、）膜１４を積層形成した後、
第２１ＭＩ（ｂ）に示すようにレジストｅパターン１５
をマスクとしてウェット・エツチングにより第１の８１
０、膜１４を、プラズマ・エツチングにより第１の多結
晶８１層１３を、ウェット・エツチングにより第１のゲ
ート酸化Ｍ１２をそれぞれ選択エツチングして上部に第
１の８４０．［１４を有するキャパシタ１６８形成し、
次いで熱酸化により、第２図（Ｃ）に示すように表出し
ているＳｉ基板１１面に第２のゲート酸化膜１７を形成
するき同時に第１の多結晶Ｓｉ層１３側面に第２の８１
０．膜１８を形成した後、通常の方法憂こ従って第２図
（ｄ）に示すように第２のゲート酸化膜１７上からキャ
パシタ１６上面の第１の８ ｉ ０．膜１４上に延出す
る。多結晶Ｓｉゲグー電＆１９を形成する方法が行われ
ていたＯ 然し上記従来方法に於ては、第２図（ｂ）を用いてピ明
したように、キャパシタ１６を形成するに際しての第１
のゲート酸化膜１２の選択エツチングがウェット−エツ
チング法でなされていたために、同図に示したように第
１のゲート酸化膜１２の縁部にアンダ・カット部２０が
形成され、第２図（Ｃ）に示すようにＳｉ基板１１面に
第２のゲート酸化膜１７を形成する際に、該第２のゲー
ト酸化膜１７と第１の多結晶Ｓｉ層１３の表面から成長
する第２のＳｉｎ、膜１８の界面に第２のゲート酸化膜
１７の薄い部分２１が形成され、そのため第２図（ｄ）
に示すように該第２のゲート酸化膜１７上に形成した多
結晶Ｓ＃ゲグー電′＆１９と８ｉ基板１１間の耐圧が低
下し、ノイズ等の電源変動に対する素子の耐性が弱めら
れて、ダイナミック・メモリ素子の信頼性が低下すると
いう問題があった。
本発明は上記問題点を除去する目的でゲート電極の下部
全域にわたって、所望の膜厚を有し且つ良質なゲート絶
縁膜を形成することができるダイナミック・メモリ素子
の製造方法を提供する。
全域にわたって、所望の膜厚を有し且つ良質なゲート絶
縁膜を形成することができるダイナミック・メモリ素子
の製造方法を提供する。
即ち本発明はダイナきツク・メモリ素子等の半導体装置
の製造方法に於て、半導体基板面に第１の絶縁膜を形成
し、該第１の絶縁編上に第１の導電体層を形成し、該第
１の導電体層上に第２の絶縁膜を形成し、該第２の絶縁
膜上に第１のレジスト・パターンを形成し、該第１のレ
ジスト・パターンをマスクにして方向性を持たないエツ
チング手ｋｉｃより前記第２の絶縁族及び菌１の導電体
層庖エツチングして、前記１ｇ１の絶縁膜上に′第２の
絶縁膜を上部に有する第１の４電体パターンを形成し、
前記第１のレジスト・パターンをマスクにして基板面に
対して直角の方向性を有するエツチング手段により前記
第１の絶縁膜の表出領域を除去して半導体基板面を表出
せしめ、次いで該半導体基板面及び前記第１の導電体パ
ターンの側面に第３の＆、縁ＰＭを形成し、該半導体基
板上に第２の等電体鳩を形成し、該第２の導電体層を第
２のレジスト・パターンをマスクにしてエツチングし、
前記半導体基板面の第３の絶縁膜上（こ、該第３の絶縁
編上刃）ら前記第１の導電体パターン表面の第２の絶縁
編上に蝙出する第２の導電体パターンを形成する工程を
有することを特徴とする。
の製造方法に於て、半導体基板面に第１の絶縁膜を形成
し、該第１の絶縁編上に第１の導電体層を形成し、該第
１の導電体層上に第２の絶縁膜を形成し、該第２の絶縁
膜上に第１のレジスト・パターンを形成し、該第１のレ
ジスト・パターンをマスクにして方向性を持たないエツ
チング手ｋｉｃより前記第２の絶縁族及び菌１の導電体
層庖エツチングして、前記１ｇ１の絶縁膜上に′第２の
絶縁膜を上部に有する第１の４電体パターンを形成し、
前記第１のレジスト・パターンをマスクにして基板面に
対して直角の方向性を有するエツチング手段により前記
第１の絶縁膜の表出領域を除去して半導体基板面を表出
せしめ、次いで該半導体基板面及び前記第１の導電体パ
ターンの側面に第３の＆、縁ＰＭを形成し、該半導体基
板上に第２の等電体鳩を形成し、該第２の導電体層を第
２のレジスト・パターンをマスクにしてエツチングし、
前記半導体基板面の第３の絶縁膜上（こ、該第３の絶縁
編上刃）ら前記第１の導電体パターン表面の第２の絶縁
編上に蝙出する第２の導電体パターンを形成する工程を
有することを特徴とする。
以下不発明を一実施例について（第、Ｓ＠（ａ）乃至０
）に示す工程断面図を用いて詳細に説明する。
）に示す工程断面図を用いて詳細に説明する。
本発明の方法により１トランジスタ１セル方式のＮチャ
ネル・ダイナミック・メモリ素子を形成するに際しては
、例えば第３図（ａ）に示すようにフィールド酸化膜３
１及びＰ＋型チャネル・カット領域３２により活性領域
３３面が分離表出されたＰ−型Ｓｉ基板３４面に、通常
の熱酸化法を用いて例えば３５０〔＾〕径程度厚さの第
１の絶縁膜即ち第１・のゲート酸化膜３５を形成し、次
いで該被処理基板上に通常の化学気相成長（ＯＶＤ）法
を用いて、例えば４０００（Ａ）程度の厚さを有する第
１の導電体層即ち第１のＮ型多結晶８ｉ層３６を形成し
、次いで通常の方法により該第１のＮ型多結晶Ｓｉ層３
６の表面を熱酸化して、第３図中）に示すようにＩ＊Ｎ
型多結晶ＳＩ層３６上に例えばａｏｏｏ（Ａ）程度の厚
さの第２の絶縁膜即ち第１のＳｉｎ、［３７を形成する
。なお該熱酸化により残留する第１のＮ型多結晶Ｓ１層
３６の厚さは２５００（Ａ）程度となる。次いで通常の
フォト・プロセスにより第３図（Ｃ）に示すようｌこ前
記第１のＳｉｎ、膜３７上着こキャパシタ電極パターン
に対応する第１のフォト・レジスト・パターン３８を形
成した後、該第１のフォト・レジスト−ノ（ターン３８
をマスクとして、方向性を持たないエツチング手段例え
ばＨＰ系のエツチング液によるウェット・エツチング法
等により第１の８ｉ０．ｊｌＩ３７を選択エツチングし
、次いで同じく方向性を持たないエツチング手段例えば
４ふつ化炭素（ＯＦ４）によるプラズマ・エツチング法
等により第１のＮ型多結晶Ｓｉ層３６の選択エツチング
を行い、次いで前記第１のフォト・レジスト−パターン
３８をマスクとして、被処理基板面に対して直角な方向
性を持つエツチング手段、例えば３ふつ化メタン（Ｏｈ
Ｆ’、） 、フレオン（ＯＦ４）十水素（Ｈｔ）等の
エツチング・ガスを用いる通常のりアクティブ・イオン
・エツチング法等により第１のゲート酸化膜３５の選択
エツチングを行う。なお上記等方性エツチングに於て、
嬉１の８ｊＯ，Ｍ３７及び第１の多結晶Ｓｉ層３６は深
さｉこ対応して横方向にもエツチングがなされ（サイド
・エツチング）、通常工程で行われる所望のオーバ・エ
ツチング条件に於て、第１のフォト・レジスト・パター
ン３８の下部に幅Ｗが２０００〜ａｏｏｏ（Ｘ）程度の
アンダカット領域３９が形成されるが、リアクティブ・
イオン・エツチング法により選択エツチングを行った第
１のゲート酸化膜３５には殆んどサイド・エツチングを
生じない。第３図（ｄ）は酸素（０，）プラズマ等によ
り第１のフォ）−レジスト・パターンを除去した状態を
示したもので、この時点で活性領域３３上に１，２００
０〜３０００（又〕程度の幅で横方向に突出した誘電体
層である３５０（Ａ）程度の厚さの第１の絶縁膜即ち第
１のゲート酸化膜３５を下層に有する第１の導電体パタ
ーン即ち第１のＮ型多結晶Ｓｉからな、るキャパシタ電
極３６’が形成される。次いで通常の熱酸化を行い第３
図（ｅ）ζこ示すように、活性領域３３に表出している
Ｐ−型Ｓｔ基板３４面に例えば４５０（Ａ）程度の厚さ
の第３の絶縁膜即ち第２のゲート酸化膜４０を形成する
と同時に、嬉１のＮ型多結晶シリコン層からなるキャパ
シタ電極３６′の側面に第２のＳｔＯ。
ネル・ダイナミック・メモリ素子を形成するに際しては
、例えば第３図（ａ）に示すようにフィールド酸化膜３
１及びＰ＋型チャネル・カット領域３２により活性領域
３３面が分離表出されたＰ−型Ｓｉ基板３４面に、通常
の熱酸化法を用いて例えば３５０〔＾〕径程度厚さの第
１の絶縁膜即ち第１・のゲート酸化膜３５を形成し、次
いで該被処理基板上に通常の化学気相成長（ＯＶＤ）法
を用いて、例えば４０００（Ａ）程度の厚さを有する第
１の導電体層即ち第１のＮ型多結晶８ｉ層３６を形成し
、次いで通常の方法により該第１のＮ型多結晶Ｓｉ層３
６の表面を熱酸化して、第３図中）に示すようにＩ＊Ｎ
型多結晶ＳＩ層３６上に例えばａｏｏｏ（Ａ）程度の厚
さの第２の絶縁膜即ち第１のＳｉｎ、［３７を形成する
。なお該熱酸化により残留する第１のＮ型多結晶Ｓ１層
３６の厚さは２５００（Ａ）程度となる。次いで通常の
フォト・プロセスにより第３図（Ｃ）に示すようｌこ前
記第１のＳｉｎ、膜３７上着こキャパシタ電極パターン
に対応する第１のフォト・レジスト・パターン３８を形
成した後、該第１のフォト・レジスト−ノ（ターン３８
をマスクとして、方向性を持たないエツチング手段例え
ばＨＰ系のエツチング液によるウェット・エツチング法
等により第１の８ｉ０．ｊｌＩ３７を選択エツチングし
、次いで同じく方向性を持たないエツチング手段例えば
４ふつ化炭素（ＯＦ４）によるプラズマ・エツチング法
等により第１のＮ型多結晶Ｓｉ層３６の選択エツチング
を行い、次いで前記第１のフォト・レジスト−パターン
３８をマスクとして、被処理基板面に対して直角な方向
性を持つエツチング手段、例えば３ふつ化メタン（Ｏｈ
Ｆ’、） 、フレオン（ＯＦ４）十水素（Ｈｔ）等の
エツチング・ガスを用いる通常のりアクティブ・イオン
・エツチング法等により第１のゲート酸化膜３５の選択
エツチングを行う。なお上記等方性エツチングに於て、
嬉１の８ｊＯ，Ｍ３７及び第１の多結晶Ｓｉ層３６は深
さｉこ対応して横方向にもエツチングがなされ（サイド
・エツチング）、通常工程で行われる所望のオーバ・エ
ツチング条件に於て、第１のフォト・レジスト・パター
ン３８の下部に幅Ｗが２０００〜ａｏｏｏ（Ｘ）程度の
アンダカット領域３９が形成されるが、リアクティブ・
イオン・エツチング法により選択エツチングを行った第
１のゲート酸化膜３５には殆んどサイド・エツチングを
生じない。第３図（ｄ）は酸素（０，）プラズマ等によ
り第１のフォ）−レジスト・パターンを除去した状態を
示したもので、この時点で活性領域３３上に１，２００
０〜３０００（又〕程度の幅で横方向に突出した誘電体
層である３５０（Ａ）程度の厚さの第１の絶縁膜即ち第
１のゲート酸化膜３５を下層に有する第１の導電体パタ
ーン即ち第１のＮ型多結晶Ｓｉからな、るキャパシタ電
極３６’が形成される。次いで通常の熱酸化を行い第３
図（ｅ）ζこ示すように、活性領域３３に表出している
Ｐ−型Ｓｔ基板３４面に例えば４５０（Ａ）程度の厚さ
の第３の絶縁膜即ち第２のゲート酸化膜４０を形成する
と同時に、嬉１のＮ型多結晶シリコン層からなるキャパ
シタ電極３６′の側面に第２のＳｔＯ。
Ｍ４１を形成Ｔる。なお前述のように第１のゲート酸化
膜３５はキャパシタ電極３６′の側面から突出して形成
されているので、該熱酸化工程に於て前６己第１のゲー
ト酸化膜３５突出部下層の５ｉＪ−は、該第１のゲート
酸化膜３５を通して浸入し１こＯｔＩこより酸化され、
核領域に形成される第２のゲートｖ化膜４０は他の領域
と同様均一な構造を有し、且つ図に示すように他の領域
より僅かに厚い膜となる。次いで第３図（ｆ）に示すよ
うφこ、通常のＯＶＤ法を用いて該基板上に例えば４０
００（Ａ）程度の厚さの第２の導電体層即ち第２のＮ型
多結晶Ｓ１層４２を形成し、次いで第２のフォト−レジ
スト・パターン（図示せず）をマスクとして通′にのエ
ツチング手段により第２の多結晶Ｓ１層４２を選択エツ
チングして、第昧泡）に示すように前記活性領域３３の
第３の絶縁膜即ち第２のゲート酸化Ｍ４０上から前記第
１の導電体パターン上の第２の絶縁膜即ちキャパシタ電
極３６′表面の第１のＳｉＯ，膜３７上に延出する第２
の導電体パターン即らＮ型多結晶８ｉゲート電極４２′
を形成する。次いで通常のＭＯ８トランジスタの形成方
法に従って、多結晶８ｉ電極４２′及び３６′に覆わｎ
ていない活性領域３３のＰ−型８１基板３４面に第２の
ゲート酸化膜４０を貫いてＮ型不純物を注入して、第３
°図伽）に示すようにＮ＋型ドレイン領域４３を形成し
、次いで図示しないが該基板上への絶縁膜の形成、該絶
縁膜へのコンタクト窓の形成、配線パターンの形成等が
なされる。
膜３５はキャパシタ電極３６′の側面から突出して形成
されているので、該熱酸化工程に於て前６己第１のゲー
ト酸化膜３５突出部下層の５ｉＪ−は、該第１のゲート
酸化膜３５を通して浸入し１こＯｔＩこより酸化され、
核領域に形成される第２のゲートｖ化膜４０は他の領域
と同様均一な構造を有し、且つ図に示すように他の領域
より僅かに厚い膜となる。次いで第３図（ｆ）に示すよ
うφこ、通常のＯＶＤ法を用いて該基板上に例えば４０
００（Ａ）程度の厚さの第２の導電体層即ち第２のＮ型
多結晶Ｓ１層４２を形成し、次いで第２のフォト−レジ
スト・パターン（図示せず）をマスクとして通′にのエ
ツチング手段により第２の多結晶Ｓ１層４２を選択エツ
チングして、第昧泡）に示すように前記活性領域３３の
第３の絶縁膜即ち第２のゲート酸化Ｍ４０上から前記第
１の導電体パターン上の第２の絶縁膜即ちキャパシタ電
極３６′表面の第１のＳｉＯ，膜３７上に延出する第２
の導電体パターン即らＮ型多結晶８ｉゲート電極４２′
を形成する。次いで通常のＭＯ８トランジスタの形成方
法に従って、多結晶８ｉ電極４２′及び３６′に覆わｎ
ていない活性領域３３のＰ−型８１基板３４面に第２の
ゲート酸化膜４０を貫いてＮ型不純物を注入して、第３
°図伽）に示すようにＮ＋型ドレイン領域４３を形成し
、次いで図示しないが該基板上への絶縁膜の形成、該絶
縁膜へのコンタクト窓の形成、配線パターンの形成等が
なされる。
上記実施例から明らかなように、本発明の方法によって
形成したｌトランジスタ１セル方式のダイナンツク・メ
モリ素子に於ては、ゲート酸化膜即ち第３図（ｅ）に示
す第２のゲート酸化膜４０は、前述したようにキャパシ
タの誘電体膜である′第１のゲート絶縁膜３５と均一な
構造で接続されており、且つ該接続領域は他の領域の第
２のゲート酸化膜４０よりむしろ僅かに厚く形成されて
いる。
形成したｌトランジスタ１セル方式のダイナンツク・メ
モリ素子に於ては、ゲート酸化膜即ち第３図（ｅ）に示
す第２のゲート酸化膜４０は、前述したようにキャパシ
タの誘電体膜である′第１のゲート絶縁膜３５と均一な
構造で接続されており、且つ該接続領域は他の領域の第
２のゲート酸化膜４０よりむしろ僅かに厚く形成されて
いる。
従りて第３図＠に示すグー）１１！４極４２′と８ｉ基
板３４との間の耐圧は充分に確保され、上記実施例に示
した第２のゲート酸化膜４０の厚さ４５０〔芙〕の場合
のゲート耐圧は３７ （Ｖ）以上の値を示し、従来方法
に於ける２５（Ｖ）程度に比べ大幅（こ向上する。又ニ
４２のゲート酸化膜厚２００（Ａ）の場合は従来の１３
（Ｖ）程度に対して２０（Ｖ）程度（こ同上する。
板３４との間の耐圧は充分に確保され、上記実施例に示
した第２のゲート酸化膜４０の厚さ４５０〔芙〕の場合
のゲート耐圧は３７ （Ｖ）以上の値を示し、従来方法
に於ける２５（Ｖ）程度に比べ大幅（こ向上する。又ニ
４２のゲート酸化膜厚２００（Ａ）の場合は従来の１３
（Ｖ）程度に対して２０（Ｖ）程度（こ同上する。
以上ｄ明したように本発明（こよれば半導体基板の同一
活性領域面にキャパシタと隣接して形成さ４Ｌるゲート
の耐圧を向上せしめることができるので、１トランジス
タ１セル方式のダイナミック・メモリ素子の信頼性の向
上が図れる。
活性領域面にキャパシタと隣接して形成さ４Ｌるゲート
の耐圧を向上せしめることができるので、１トランジス
タ１セル方式のダイナミック・メモリ素子の信頼性の向
上が図れる。
第１図は１トランジスタ１セル方式のダイナミック・メ
モリ素子の構造断面図、渠２図（ａ）乃至（ｄ）は従来
方法の工程断面図で、第３図（ａ）乃至（ｈ）は本祐明
の方法の一実施例に於ける工程断面図である。 図に於て、３１はフィールド酸化膜、３２はＰ＋型チャ
ネル・カッＮｉｌ域、３３は活性領域、３４はＰ−型シ
リコン基板、３５は第１のゲート酸（［，３６は第１の
Ｎ型多結晶シリコン層、３６′は第１（７）Ｎ型多結晶
シリコン・キャパシタ電極、３７はｍｔの二酸化シリコ
ン膜、３８は第１のフォト・レジスト・パターン、３９
はアンダ・カット領域、４Ｇは第２のゲート酸化膜、４
１は第２の二酸化シリコン・膜、４２は第２の多結晶シ
リコン層、４２′は第２の多結晶シリ；ン・ゲート電極
、４３はＮ＋型ドレイン領域、Ｗはアンダ・カット領域
の幅を示す。 第 １ 図 第 ２ 図 第 ３ 図
モリ素子の構造断面図、渠２図（ａ）乃至（ｄ）は従来
方法の工程断面図で、第３図（ａ）乃至（ｈ）は本祐明
の方法の一実施例に於ける工程断面図である。 図に於て、３１はフィールド酸化膜、３２はＰ＋型チャ
ネル・カッＮｉｌ域、３３は活性領域、３４はＰ−型シ
リコン基板、３５は第１のゲート酸（［，３６は第１の
Ｎ型多結晶シリコン層、３６′は第１（７）Ｎ型多結晶
シリコン・キャパシタ電極、３７はｍｔの二酸化シリコ
ン膜、３８は第１のフォト・レジスト・パターン、３９
はアンダ・カット領域、４Ｇは第２のゲート酸化膜、４
１は第２の二酸化シリコン・膜、４２は第２の多結晶シ
リコン層、４２′は第２の多結晶シリ；ン・ゲート電極
、４３はＮ＋型ドレイン領域、Ｗはアンダ・カット領域
の幅を示す。 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 半導体基板面に第１の絶縁膜を形成し、＃第１の絶縁膜
上に第１の導電体層を形成し、＃第１の導電体層上に第
２の絶縁膜を形成し、該第２の絶縁膜上に第１のレジス
ト・パターンを形成し、該第１のレジスト・パターンを
マスクにして方向性を持たないエツチング手段により前
記第２の絶縁膜及び第１の導電体層をエツチングして、
前記第１の絶縁膜上に第２の絶縁膜を上部に有する第１
の導電体パターンを形成し、前記第１のレジスト・パタ
ーンをマスクにして基板面に対して直角の方向性を有す
るエツチング手段により前記第１の絶縁膜の表出領域を
除去して半導体基板面を表出せしめ、該半導体基板面及
び前記第１の導電体パターンの側面に第３の絶縁膜を形
成し、該半導体基板上ｌこ第２の導電体層を形成し、該
第２の導電体層を第２のレジスト・パターンをマスクに
してエツチングし前記半導体基板面の第３の絶縁膜上に
、該第３の絶縁膜上から前記第１の導電体ノ；ターン表
面の第２の絶縁膜上に延出する第２の導電体パターンを
形成する工程を有することを詩情とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128342A JPS5830153A (ja) | 1981-08-17 | 1981-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128342A JPS5830153A (ja) | 1981-08-17 | 1981-08-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830153A true JPS5830153A (ja) | 1983-02-22 |
Family
ID=14982425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128342A Pending JPS5830153A (ja) | 1981-08-17 | 1981-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038866A (ja) * | 1983-07-14 | 1985-02-28 | インテル・コーポレーシヨン | 金属―酸化膜―半導体集積回路の製造方法 |
-
1981
- 1981-08-17 JP JP56128342A patent/JPS5830153A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038866A (ja) * | 1983-07-14 | 1985-02-28 | インテル・コーポレーシヨン | 金属―酸化膜―半導体集積回路の製造方法 |
| JPH0586863B2 (ja) * | 1983-07-14 | 1993-12-14 | Intel Corp |
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