JPS5856452A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS5856452A JPS5856452A JP56155134A JP15513481A JPS5856452A JP S5856452 A JPS5856452 A JP S5856452A JP 56155134 A JP56155134 A JP 56155134A JP 15513481 A JP15513481 A JP 15513481A JP S5856452 A JPS5856452 A JP S5856452A
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- JP
- Japan
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- film
- layer
- conductive layer
- electrode
- resist film
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体記憶装置、特にダイナミックメモリの
製造方法に関する。
製造方法に関する。
従来、ダイナミックメモリは、第１図（、）〜（ｃ）に
示すような工程により製造されている。
示すような工程により製造されている。
まず、選択酸化法により単導体基板１にアイノン−ジョ
ン領竣２を形成した後、ゲート酸化を行なってゲート酸
化膜３を形成し、次いで所足のパターンのレジスト＄４
を形成シて、コルシスト膜をマスクとしてｎ型不純物を
イオン注入し、イオン注入層５を形成する（第１図（ａ
））。
ン領竣２を形成した後、ゲート酸化を行なってゲート酸
化膜３を形成し、次いで所足のパターンのレジスト＄４
を形成シて、コルシスト膜をマスクとしてｎ型不純物を
イオン注入し、イオン注入層５を形成する（第１図（ａ
））。
このイオン注入層５け、 ＭＯＳキャパシタの一方の電
極を構成する。
極を構成する。
次に、レジスト膜４を除去した稜、全面にポリシリコン
層を堆積し、これをバターニングして第１のポリシリコ
ン層６を形成する。この第１のポリシリコン層６は、Ｍ
ＯＳキャパシタの他方の′ｔＩＥ極全構成する。この第
１のポリシリコン層６に熱酸化を施して、その表面にシ
リコン酸化膜７を形成する（第１−（ｂ））。そして、
更に全面にポリシリコン層を堆積してバター二／グレ、
第２のポリシリコン層８とする（ Ｋ Ｉ Ｗｃ））。
層を堆積し、これをバターニングして第１のポリシリコ
ン層６を形成する。この第１のポリシリコン層６は、Ｍ
ＯＳキャパシタの他方の′ｔＩＥ極全構成する。この第
１のポリシリコン層６に熱酸化を施して、その表面にシ
リコン酸化膜７を形成する（第１−（ｂ））。そして、
更に全面にポリシリコン層を堆積してバター二／グレ、
第２のポリシリコン層８とする（ Ｋ Ｉ Ｗｃ））。
この第２のポリシリコン層８は、メモリのアクセスゲー
トを構成する。
トを構成する。
次いで、ｎ型不純物會イオン注入してＮ 領域９を形成
する（第１図（ｄ））。このＮ 領域９は、メモリのビ
ット線となる。最後に、低温酸化膜１０ｔ−堆積し、こ
れにコンタクト孔１１を形成した後、Ａ１層を堆積し、
これをバター二／グしてコンタクト孔１１を介して第２
のポリシリコン層８と接続するＡノ配線層１２を形成す
る（第１図（ｅ））。このＡノ配線層Ｊｋは、メ（りの
ワード線となる。
する（第１図（ｄ））。このＮ 領域９は、メモリのビ
ット線となる。最後に、低温酸化膜１０ｔ−堆積し、こ
れにコンタクト孔１１を形成した後、Ａ１層を堆積し、
これをバター二／グしてコンタクト孔１１を介して第２
のポリシリコン層８と接続するＡノ配線層１２を形成す
る（第１図（ｅ））。このＡノ配線層Ｊｋは、メ（りの
ワード線となる。
以上のようなダイナミックメモリの製造工程によると、
ＭＯＳキャパシタその電極５．６が自己整合で形成され
ていないため、マスク合せの岨差岬により互いにずれる
恐れがある。例えば、第１図（Ｃ）に示すＭＯＳキャパ
シタの一方の電極５の端部Ｅが他方の電極６の側即ち左
方向にずれた場合、その部分に形成されるバリアによシ
、信号電荷をビット線８に移すことができなくなる。ま
た、端部Ｅがビット線８の方向即ち右方向にずれた場合
は、アクセスゲートのゲート長が狭くなって、微細化さ
れたＬＳＩにおいてはショートチャネル効果が問題とな
るという不都合が生ずる。
ＭＯＳキャパシタその電極５．６が自己整合で形成され
ていないため、マスク合せの岨差岬により互いにずれる
恐れがある。例えば、第１図（Ｃ）に示すＭＯＳキャパ
シタの一方の電極５の端部Ｅが他方の電極６の側即ち左
方向にずれた場合、その部分に形成されるバリアによシ
、信号電荷をビット線８に移すことができなくなる。ま
た、端部Ｅがビット線８の方向即ち右方向にずれた場合
は、アクセスゲートのゲート長が狭くなって、微細化さ
れたＬＳＩにおいてはショートチャネル効果が問題とな
るという不都合が生ずる。
本発明は、このような事情の下になされたものであって
、ＭＯＳキャパシタの１極が自己整合で形成される半導
体記憶装置の製造方法を提供することを目的とする。
、ＭＯＳキャパシタの１極が自己整合で形成される半導
体記憶装置の製造方法を提供することを目的とする。
本発明によると、フィールド酸化膜およびゲート酸化膜
が形成された半導体基板上に所定のパターンのレジスト
＊を形成する工程、このレジストａｔマスクとして不純
物をイオン注入し、ＭＯＳキャパシタの一方の電極を形
成する工程、スパッタ法によシ全面に高融点金属または
その珪化物からなる導電層を形成する工程、および前記
レジスト膜をその上の導電層とともに除去し、レジスト
膜が形成されていない半導体基板上の領域に残留する導
電層からなるＭＯＳキャパシタの他方の電極を形成する
工程を具備することを特徴とする、情報が電荷の形でＭ
ＯＳキャパシタに蓄積される半導体記憶装置の製造方法
が提供される。
が形成された半導体基板上に所定のパターンのレジスト
＊を形成する工程、このレジストａｔマスクとして不純
物をイオン注入し、ＭＯＳキャパシタの一方の電極を形
成する工程、スパッタ法によシ全面に高融点金属または
その珪化物からなる導電層を形成する工程、および前記
レジスト膜をその上の導電層とともに除去し、レジスト
膜が形成されていない半導体基板上の領域に残留する導
電層からなるＭＯＳキャパシタの他方の電極を形成する
工程を具備することを特徴とする、情報が電荷の形でＭ
ＯＳキャパシタに蓄積される半導体記憶装置の製造方法
が提供される。
以下、第２図で参照して、本発明の一実施態様について
説明する。
説明する。
まず、従来の方法と同様にして、選択酸化法によシ半導
体基板２１にアイソレージ璽ンノン２２を形成した後、
ゲート酸化を行なってゲート酸化膜ｊ１３ｆｔ形成し、
次いで所定のパターンのレジスト膜２４’ｆ：形成して
、このレジスト膜２４をマスクとしてｎ型不純物をイオ
ン注入し、ＭＯＳキャパシタの一方の電極となるイオン
注入層２５を形成する（第２図（ａ））。
体基板２１にアイソレージ璽ンノン２２を形成した後、
ゲート酸化を行なってゲート酸化膜ｊ１３ｆｔ形成し、
次いで所定のパターンのレジスト膜２４’ｆ：形成して
、このレジスト膜２４をマスクとしてｎ型不純物をイオ
ン注入し、ＭＯＳキャパシタの一方の電極となるイオン
注入層２５を形成する（第２図（ａ））。
次に、従来法と異なシ、レジスト膜２４を残存させたｔ
ま、スパッタ法により高融点金属またはその珪化物から
なる導電層を堆積する。この時、導電層は、レジスト膜
２４の厚みによシ段切れが生じて、ゲート酸化＄２３上
の導電層２６ｍとレジスト膜２４上の導電層２６ｂとに
分離される（第２図（ｂ））。・高融点金属またはその
珪化物としては、Ｍ ｏ 、 Ｗ 、 ＭＯ８１１、Ｗ
８ｉ！。
ま、スパッタ法により高融点金属またはその珪化物から
なる導電層を堆積する。この時、導電層は、レジスト膜
２４の厚みによシ段切れが生じて、ゲート酸化＄２３上
の導電層２６ｍとレジスト膜２４上の導電層２６ｂとに
分離される（第２図（ｂ））。・高融点金属またはその
珪化物としては、Ｍ ｏ 、 Ｗ 、 ＭＯ８１１、Ｗ
８ｉ！。
Ｔａｃｔ＠ 、Ｔ’１８ｉ１等をあげることができる。
この状態でレジスト膜２４を除去すると、レジスト膜２
４上の４′ＩＩ層２６ｂも一緒に除去され、いわゆるリ
フトオフされ、導電層２６１のみが残留する（第２図（
Ｃ））。この導電層２６ＭがＭＯＳキャパシタの他方の
１［極全構成する。導電層２６ｍは次いで熱酸化を施さ
れて、その表面にシリコン酸化膜が形成される。
４上の４′ＩＩ層２６ｂも一緒に除去され、いわゆるリ
フトオフされ、導電層２６１のみが残留する（第２図（
Ｃ））。この導電層２６ＭがＭＯＳキャパシタの他方の
１［極全構成する。導電層２６ｍは次いで熱酸化を施さ
れて、その表面にシリコン酸化膜が形成される。
その稜、第１図（Ｃ）〜（ｅ）と同様の工程を経て、ダ
イナミックメモリが製造される。
イナミックメモリが製造される。
以上説明したように、本発明の方法は、ｎ型不純物のイ
オン注入によりＭＯＳキャパシタの一方の電極を形成し
た後、す７トオ７法を用いてＭＯＳキャパシタの他方の
ｔ椿を形成するものである。即ち、従来、ＭＯＳキャパ
シタの一方の電極を構成するイオン注入層の形成のため
のマスクとして用いたレジスト膜を除去した後、ＣＶＤ
法によりポリシリコン層を堆積し、これをノくターニン
グすることによｆｉＭＯ８キャパシタの他方の電極を形
成していたが、本発明においては、イオン注入層の形成
のためのマスクとして用いたレジスト腺ヲそのままリフ
トオフ法のスペーサーとして用いてＭＯ８キャパシタの
他方の電極を形成している。従って、ＭＯ８キャパシタ
の一方のｔ極に対し、他方の！極はマスク合せＯ必要な
しに自己整合で形成され、従来の方法による不都合は全
て解決される。
オン注入によりＭＯＳキャパシタの一方の電極を形成し
た後、す７トオ７法を用いてＭＯＳキャパシタの他方の
ｔ椿を形成するものである。即ち、従来、ＭＯＳキャパ
シタの一方の電極を構成するイオン注入層の形成のため
のマスクとして用いたレジスト膜を除去した後、ＣＶＤ
法によりポリシリコン層を堆積し、これをノくターニン
グすることによｆｉＭＯ８キャパシタの他方の電極を形
成していたが、本発明においては、イオン注入層の形成
のためのマスクとして用いたレジスト腺ヲそのままリフ
トオフ法のスペーサーとして用いてＭＯ８キャパシタの
他方の電極を形成している。従って、ＭＯ８キャパシタ
の一方のｔ極に対し、他方の！極はマスク合せＯ必要な
しに自己整合で形成され、従来の方法による不都合は全
て解決される。
本発明の方法においては、レジスト膜上に導電層が堆積
されるので、レジスト膜の損傷を防ぐため、導ｔｒ層の
堆積は低温で行なう必要がある。従って従来の方法で用
いられているようなポリシリコンは通常６００℃付近の
ＣＶＤ法で堆積せしめるので使用できず、本発明におい
ては、導電層として高融点金属またはその珪化物が使用
される。これらの導電層は、スパッタ法により堆積可能
である。
されるので、レジスト膜の損傷を防ぐため、導ｔｒ層の
堆積は低温で行なう必要がある。従って従来の方法で用
いられているようなポリシリコンは通常６００℃付近の
ＣＶＤ法で堆積せしめるので使用できず、本発明におい
ては、導電層として高融点金属またはその珪化物が使用
される。これらの導電層は、スパッタ法により堆積可能
である。
第１図（−）〜（Ｃ）は、従来のダイナミックメモリの
製造工程？示す断面図、および第２図（、）〜（Ｃ）は
、本発明の一実施態様であるダイナミックメモリの製造
工程を示す断面図である。 １．２１・・・半導体基板、２．２２・・・フィールド
酸化膜、３．２３・・・ゲート酸化膜、４．２４・・・
レジスト膜、５．９．２５−・イオン注入層、６．８・
・・ポリシリコン層、７・・・シリコン！！化膜、２６
虐、２６ｂ・・・導電層。 出願人代理人 弁理士 鈴江 武 彦
製造工程？示す断面図、および第２図（、）〜（Ｃ）は
、本発明の一実施態様であるダイナミックメモリの製造
工程を示す断面図である。 １．２１・・・半導体基板、２．２２・・・フィールド
酸化膜、３．２３・・・ゲート酸化膜、４．２４・・・
レジスト膜、５．９．２５−・イオン注入層、６．８・
・・ポリシリコン層、７・・・シリコン！！化膜、２６
虐、２６ｂ・・・導電層。 出願人代理人 弁理士 鈴江 武 彦
Claims (1)
- フィールド酸化膜およびゲート酸化膜が形成された半導
体基板上に所足のパターンのレジスト膜を形成する工程
、このレジスト膜をマスクとして不純物をイオン注入し
、ＭＯＳキャパシタの一方のｔｉを形成する工程、スパ
ッタ法にょシ全面に高融点金属またはその珪化物からな
る導電層を形成する工程、および前記レジスト膜をその
上の導電層ととも〈除去し、レジスト膜が形成されてい
ない半導体基板上の１ｍ域に残留する導電層からなるＭ
Ｏａ午ヤバシタの他方の電極を形成する工程を具備する
ことｔ−特徴とする、情報が電荷の形でＭＯＳキャパシ
タに蓄積される半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155134A JPS5856452A (ja) | 1981-09-30 | 1981-09-30 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155134A JPS5856452A (ja) | 1981-09-30 | 1981-09-30 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856452A true JPS5856452A (ja) | 1983-04-04 |
Family
ID=15599292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155134A Pending JPS5856452A (ja) | 1981-09-30 | 1981-09-30 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038866A (ja) * | 1983-07-14 | 1985-02-28 | インテル・コーポレーシヨン | 金属―酸化膜―半導体集積回路の製造方法 |
-
1981
- 1981-09-30 JP JP56155134A patent/JPS5856452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038866A (ja) * | 1983-07-14 | 1985-02-28 | インテル・コーポレーシヨン | 金属―酸化膜―半導体集積回路の製造方法 |
| JPH0586863B2 (ja) * | 1983-07-14 | 1993-12-14 | Intel Corp |
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