JPS59178765A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS59178765A JPS59178765A JP58052728A JP5272883A JPS59178765A JP S59178765 A JPS59178765 A JP S59178765A JP 58052728 A JP58052728 A JP 58052728A JP 5272883 A JP5272883 A JP 5272883A JP S59178765 A JPS59178765 A JP S59178765A
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- JP
- Japan
- Prior art keywords
- electrode
- film
- capacitor
- insulating film
- gate electrode
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は半導体装置の製造方法に関するもので特に１個
のＭＯＳ）ランジスタと１個のＭＯＳキャパシタによシ
１ビットのメモリセルを構成するメモリにおいてゲート
電極及びキャパシタ電極を同一の電極材料で同時に形成
しゲート電極及びキャバ／り、ａ極が素子分離領域上に
ないことを特徴とし、高密度なメモリ素子の集積を可能
にする製造方法を提供するものである。
のＭＯＳ）ランジスタと１個のＭＯＳキャパシタによシ
１ビットのメモリセルを構成するメモリにおいてゲート
電極及びキャパシタ電極を同一の電極材料で同時に形成
しゲート電極及びキャバ／り、ａ極が素子分離領域上に
ないことを特徴とし、高密度なメモリ素子の集積を可能
にする製造方法を提供するものである。
［従来技術とその問題点］
１個のＭＯＳ）ランジスタと１個のＭＯＳキャパシタに
より１ビツトのメモリセルを構成するダイナミックＲＡ
Ｍは、大容量の半導体メモリを容易に形成することが可
能なため、広く使われている。
より１ビツトのメモリセルを構成するダイナミックＲＡ
Ｍは、大容量の半導体メモリを容易に形成することが可
能なため、広く使われている。
従来のダイナミックＲＡＭのひとつの製造方法を図１（
ａ）〜（ψを使って以下に説明するＯ介す例えばｐ型シ
リコン基板１を用意し、例えば／リコン窒化膜マスクを
用いた周知の選択酸化法を餌って、フィールド酸化Ｍ２
を形成する。（第１図（ａ）） 次に熱酸化により第１ゲート酸化膜：うを形成し第１層
ポリシリコン膜（第１層電極膜）を堆積して、これに高
濃度にリン拡散を行なった後・ノくターニングすること
により、ビットに連続的にＭＯＳキャパシタ電極４−を
形成する。（第１図（ｂ））次いで、第１ゲート酸化膜
３をキャパシタ電極４をマスクとしてエツチング除去し
て改めて熱酸化によシ第２ゲート酸化膜５を形成し、第
２層ポリシリコン膜（第２層電極膜）を堆積してこれを
パターニングすることにより、ＭＯＳ）ランジスタのゲ
ート電極６を形成し、リン拡散を行なってゲート電極６
を低抵抗化すると同時に、ゲート電極６に自己整合され
たｉ層のドレイン７（ビット線）およびソース８を形成
する（第１図（Ｃ） ）０次いで、例えば５０００Ｘの
ＣＶＤ酸化膜９で全面をおおい、これにコンタクトホー
ルをあけて、ＡｌｊＩｉ４１０を蒸着しバターニングし
てＭＯＳ）ランジスタのゲート電極６にコンタクトする
ワード線１０を形成する。最後に保護膜１１を被せて完
成する（第１図（ｄ））。
ａ）〜（ψを使って以下に説明するＯ介す例えばｐ型シ
リコン基板１を用意し、例えば／リコン窒化膜マスクを
用いた周知の選択酸化法を餌って、フィールド酸化Ｍ２
を形成する。（第１図（ａ）） 次に熱酸化により第１ゲート酸化膜：うを形成し第１層
ポリシリコン膜（第１層電極膜）を堆積して、これに高
濃度にリン拡散を行なった後・ノくターニングすること
により、ビットに連続的にＭＯＳキャパシタ電極４−を
形成する。（第１図（ｂ））次いで、第１ゲート酸化膜
３をキャパシタ電極４をマスクとしてエツチング除去し
て改めて熱酸化によシ第２ゲート酸化膜５を形成し、第
２層ポリシリコン膜（第２層電極膜）を堆積してこれを
パターニングすることにより、ＭＯＳ）ランジスタのゲ
ート電極６を形成し、リン拡散を行なってゲート電極６
を低抵抗化すると同時に、ゲート電極６に自己整合され
たｉ層のドレイン７（ビット線）およびソース８を形成
する（第１図（Ｃ） ）０次いで、例えば５０００Ｘの
ＣＶＤ酸化膜９で全面をおおい、これにコンタクトホー
ルをあけて、ＡｌｊＩｉ４１０を蒸着しバターニングし
てＭＯＳ）ランジスタのゲート電極６にコンタクトする
ワード線１０を形成する。最後に保護膜１１を被せて完
成する（第１図（ｄ））。
しかしながら、かかる方法で製造したダイナミックＲＡ
Ｍには次の様な欠点があった。
Ｍには次の様な欠点があった。
まず第１に、メモリセルのＭＯ８キャノ（シタに蓄えら
れる電荷量の多少によってダイナミックＲＡＭの性能が
決まるが、従来例では選択酸化法を使用するのでバーズ
ビークが入る為、実際のキャパシタ面積より出来上がシ
のキャパシタ面積が小さくなる。これよりＭＯＳキャパ
シタに蓄えられる電荷量がマスク寸法４９作った場合の
ＭＯＳキャパシタに蓄えられる電荷量に比べて小さくな
シ性能が低下する。
れる電荷量の多少によってダイナミックＲＡＭの性能が
決まるが、従来例では選択酸化法を使用するのでバーズ
ビークが入る為、実際のキャパシタ面積より出来上がシ
のキャパシタ面積が小さくなる。これよりＭＯＳキャパ
シタに蓄えられる電荷量がマスク寸法４９作った場合の
ＭＯＳキャパシタに蓄えられる電荷量に比べて小さくな
シ性能が低下する。
第２に、かかる方法では、２層ポリシリコンを使用する
ので、第１層のポリシリコン側壁部に第２ｊ輛目のポリ
・ンリコンが残）、それによりワード線同士が短絡した
シするなどの欠点があり、かつ工程が２層ポリシリコン
を使うことにより複雑に々り歩留りが低下し、製品の信
頼性が低下する問題があった。
ので、第１層のポリシリコン側壁部に第２ｊ輛目のポリ
・ンリコンが残）、それによりワード線同士が短絡した
シするなどの欠点があり、かつ工程が２層ポリシリコン
を使うことにより複雑に々り歩留りが低下し、製品の信
頼性が低下する問題があった。
第３にメモリ素子を集積化する場合、ゲート電極あるい
はキャパシタ電極が隣の素子と接触しないように間隔を
とらなければならなく、高集積化の際のさまたげとなる
。
はキャパシタ電極が隣の素子と接触しないように間隔を
とらなければならなく、高集積化の際のさまたげとなる
。
［発明の目的］
本発明は以上の点にかんがみなされたものであり、１層
のポリシリコン膜によりゲート電極とキャパシタ電極を
作り、かつ素子分離領域上にゲート電極及びキャパシタ
電極を延在させない事により、ＭＯＳキャパシタの占有
面積の増大を図９゜性能の大幅な向上と高信頼性、高い
歩留υを可能とした半導体装置を提供することを目的と
している０ ［発明の概要］ すなわち、本発明は上記目的を達成する為に同一の電極
材料でしかも同一の工程でＭ ＯＳキャパシタの電極部
とＭＯＳトランジスタのゲート電極が素子領域上のみに
存在し、素子分離領域に形成された絶縁膜上に延在しな
い。
のポリシリコン膜によりゲート電極とキャパシタ電極を
作り、かつ素子分離領域上にゲート電極及びキャパシタ
電極を延在させない事により、ＭＯＳキャパシタの占有
面積の増大を図９゜性能の大幅な向上と高信頼性、高い
歩留υを可能とした半導体装置を提供することを目的と
している０ ［発明の概要］ すなわち、本発明は上記目的を達成する為に同一の電極
材料でしかも同一の工程でＭ ＯＳキャパシタの電極部
とＭＯＳトランジスタのゲート電極が素子領域上のみに
存在し、素子分離領域に形成された絶縁膜上に延在しな
い。
このための製造方法としては、まず半導体基板の表面に
第１のゲートｏ化膜を形成し、少なくともＭＯＳキャパ
シタを形成する領域の第１のゲ・−ト酸化膜を除去し半
導体基板の表面を露出させる。
第１のゲートｏ化膜を形成し、少なくともＭＯＳキャパ
シタを形成する領域の第１のゲ・−ト酸化膜を除去し半
導体基板の表面を露出させる。
次に露出させた半導体基板表面に第１のゲート酸化膜よ
シ膜厚の小さい第２の酸化膜を形成し、全面に電極材料
を堆積したのちに素子分離領域を選択的にエツチング除
去して溝を形成し、ここに酸化膜を埋め込んで平担化し
、この後、ＭＯＳキャパシタ電極およびＭＯＳ）ランジ
スタゲート電極を形成し、（ソース・ドレイン領域を形
成した後）それぞれの電極を層間絶縁して第２．第３の
電極桐材により所望の形状に配線する。
シ膜厚の小さい第２の酸化膜を形成し、全面に電極材料
を堆積したのちに素子分離領域を選択的にエツチング除
去して溝を形成し、ここに酸化膜を埋め込んで平担化し
、この後、ＭＯＳキャパシタ電極およびＭＯＳ）ランジ
スタゲート電極を形成し、（ソース・ドレイン領域を形
成した後）それぞれの電極を層間絶縁して第２．第３の
電極桐材により所望の形状に配線する。
［発明の効果］
本発明の方法によ９次のような効果が得られる。
（１）同−范極材料で、しかし同一工程でＭＯＳキャパ
シタ電極及びＭＯＳトランジスタのゲート電極を形成で
きるので、工程が短縮でき歩留りが向上する。
シタ電極及びＭＯＳトランジスタのゲート電極を形成で
きるので、工程が短縮でき歩留りが向上する。
（２）ＭＯＳキャパシタ電極およびＭＯＳ）ランジスタ
電極が素子分離領域に存在しないため、隣りあうトラン
ジスタのゲート電極あるいはキャパシタ電極どうしが接
触しないようにするだめの間隔を必要とせず、この間隔
は集子分離能力のみによって決まシ、キャパシタ電極ゲ
ート電極によるパターン設計の制限がなくなる゛。した
がってメモリ素子の高集積化が可能となる。
電極が素子分離領域に存在しないため、隣りあうトラン
ジスタのゲート電極あるいはキャパシタ電極どうしが接
触しないようにするだめの間隔を必要とせず、この間隔
は集子分離能力のみによって決まシ、キャパシタ電極ゲ
ート電極によるパターン設計の制限がなくなる゛。した
がってメモリ素子の高集積化が可能となる。
（３） 素子分離領域上にゲート電極が存在しない為
ゲート電極の面積が減少し、したがって浮遊容量が減少
し、ゲート電圧のスイッチングに要する時間が短かくな
りより高速動作が可能となる。
ゲート電極の面積が減少し、したがって浮遊容量が減少
し、ゲート電圧のスイッチングに要する時間が短かくな
りより高速動作が可能となる。
（４）素子分離に選択酸化法を使わないので・く−ズビ
ークが入ラス、ＭＯ８キャノζ・ツタの占有ｉ 積を選
択酸化法を使った場合に比べて大きくでき性能の高いダ
イナミックＲＡＭを得ることｆＪｓできる。
ークが入ラス、ＭＯ８キャノζ・ツタの占有ｉ 積を選
択酸化法を使った場合に比べて大きくでき性能の高いダ
イナミックＲＡＭを得ることｆＪｓできる。
［発明の実施例］
以下本発明の一実施例を第２図（ａ）〜（ｆ）（平面図
Ａ −Ａ’の断面図）第３図（平面図）を用いて説明す
る。
Ａ −Ａ’の断面図）第３図（平面図）を用いて説明す
る。
まず第２図（ａ）に示すように、面方位（１００） 、
比抵抗５〜５０Ω・爪のｐ型シリコン基板２１を用意し
、次に熱酸化により第１ゲート酸化膜２２を例えば４０
０え形成する。
比抵抗５〜５０Ω・爪のｐ型シリコン基板２１を用意し
、次に熱酸化により第１ゲート酸化膜２２を例えば４０
０え形成する。
次にＭＯＳキャパシタを形成する領域の第１ゲート酸化
膜ｎを通・常のレジスト工程によ）エツチング除去して
、改めて熱酸化により第２ゲート酸化膜ｎを例えば２０
０Ｘ程度形成する（第２図（ｂ））０このとき第２図（
ｅ）に示されている様にＭＯＳキャパシタを形成する領
域より例えば０５μｍ程度小さく第２ゲート酸化膜るを
形成すれば、次のボリンリコン膜潤を例えば反応性イオ
ンエツチング（几ＩＥ）でエツチング所望の形状に加工
する場合のダメージ層の形成を防ぐことができる。
膜ｎを通・常のレジスト工程によ）エツチング除去して
、改めて熱酸化により第２ゲート酸化膜ｎを例えば２０
０Ｘ程度形成する（第２図（ｂ））０このとき第２図（
ｅ）に示されている様にＭＯＳキャパシタを形成する領
域より例えば０５μｍ程度小さく第２ゲート酸化膜るを
形成すれば、次のボリンリコン膜潤を例えば反応性イオ
ンエツチング（几ＩＥ）でエツチング所望の形状に加工
する場合のダメージ層の形成を防ぐことができる。
次に、第２図（Ｃ）に示すように、例えばリンをドープ
したポリシリコン膜飼を全面に堆積する。
したポリシリコン膜飼を全面に堆積する。
次に第２図（ｄ）に示すようＫ、全面にレジスト膜を塗
布した後に、素子形成領域を残してこれをエツチングす
る。さらに残ったレジスト膜Ｚ５をマスクきしてポリシ
リコン膜飼、ゲート酸化膜（ハ）、（ハ）、基板２１を
順次選択的にエツチング除去して、フィールド領域に溝
を形成する。
布した後に、素子形成領域を残してこれをエツチングす
る。さらに残ったレジスト膜Ｚ５をマスクきしてポリシ
リコン膜飼、ゲート酸化膜（ハ）、（ハ）、基板２１を
順次選択的にエツチング除去して、フィールド領域に溝
を形成する。
次に第２図（ｅ）に示すようＫ、この溝にＣＶＤ５ＩＯ
□膜あを溝の深さよυ厚く堆積し、素子形成領域とのレ
ジストをエツチング除去することによυリフトオフ法で
溝部のみをＣＶＤＳｉＯ２膜で平坦に埋め込むことがで
きる。この工程は〔特願昭５６−５５４５０号〕にある
よう＆ＢＯＸ法による素子分離工程を用いることもでき
る。次シて、通常のレジスト工程により、ゲート電極；
つ２、ＭＯＳキャパシタ電極３３のレジストパターンｎ
を形成し、例えば反応性イオンエツチングにより所望の
形状に加工する。
□膜あを溝の深さよυ厚く堆積し、素子形成領域とのレ
ジストをエツチング除去することによυリフトオフ法で
溝部のみをＣＶＤＳｉＯ２膜で平坦に埋め込むことがで
きる。この工程は〔特願昭５６−５５４５０号〕にある
よう＆ＢＯＸ法による素子分離工程を用いることもでき
る。次シて、通常のレジスト工程により、ゲート電極；
つ２、ＭＯＳキャパシタ電極３３のレジストパターンｎ
を形成し、例えば反応性イオンエツチングにより所望の
形状に加工する。
この後、レジスト膜ｎ及びゲート電極３２及びＭＯＳキ
ャパシタ電極３３をマスクとして、第１ゲート酸化膜ｎ
、第２ゲート酸化膜ｎをエツチング除去し、ソース・ド
レイン（ビットライン）２８の、ｎ＋拡散層を例えばＡ
Ｓをドーズ量５ Ｘ １０１５慕−２、加速電圧５０
ＫｅＶでイオン注入する事により形成する。
ャパシタ電極３３をマスクとして、第１ゲート酸化膜ｎ
、第２ゲート酸化膜ｎをエツチング除去し、ソース・ド
レイン（ビットライン）２８の、ｎ＋拡散層を例えばＡ
Ｓをドーズ量５ Ｘ １０１５慕−２、加速電圧５０
ＫｅＶでイオン注入する事により形成する。
次にレジスト膜ｎを除去した後、例えば１０００°Ｃ加
分の熱酸化を行ない約３００Ｘの酸化膜を形成し次いで
全面に層間絶縁膜として、ＣＶＤ ５ｉｏ２膜２９を堆
積する。この後、ゲート電極３２の上にコンタクトホー
ルを開け、例えばＭ膜を蒸焉し、ノくターニンクシてＭ
ＯＳトランジスタのゲート’を極３２にコンタクトする
ワード線間を形成する。さらに再び全面に層間絶縁膜と
して、ＣＶＤ５ｉＯ□膜３１を堆積し、キャパシタゲー
ト電極３３の上にコンタクトホールを開け、例えばＡＩ
Ｊ膜を蒸着し、・くターニングして、キャパシタゲート
電極おにコンタクトする電極、３４を形成する。最後に
保護膜を被せて完成する（第２図（ｆ））。
分の熱酸化を行ない約３００Ｘの酸化膜を形成し次いで
全面に層間絶縁膜として、ＣＶＤ ５ｉｏ２膜２９を堆
積する。この後、ゲート電極３２の上にコンタクトホー
ルを開け、例えばＭ膜を蒸焉し、ノくターニンクシてＭ
ＯＳトランジスタのゲート’を極３２にコンタクトする
ワード線間を形成する。さらに再び全面に層間絶縁膜と
して、ＣＶＤ５ｉＯ□膜３１を堆積し、キャパシタゲー
ト電極３３の上にコンタクトホールを開け、例えばＡＩ
Ｊ膜を蒸着し、・くターニングして、キャパシタゲート
電極おにコンタクトする電極、３４を形成する。最後に
保護膜を被せて完成する（第２図（ｆ））。
第３図は第２図の平面図を示す。図中ａは計ビットライ
ン、ｂはワードライフ（Ｕ）、ＣｉｄＭ。
ン、ｂはワードライフ（Ｕ）、ＣｉｄＭ。
Ｓトランジスタのゲート電極、ｄはＭＯＳキャパシタ電
極である。
極である。
本実施例によって得られる効果は次の々おりである。
（１） 一層ポリＳＩでＭＯＳトランジスタのゲート
電極及びＭＯＳキャパシタ電極を同時に形成できるので
工程が短縮でき、段差が２層ポリシリコンを使用する時
にくらべて少々く、加工が容易となり、歩留りが向上す
る。
電極及びＭＯＳキャパシタ電極を同時に形成できるので
工程が短縮でき、段差が２層ポリシリコンを使用する時
にくらべて少々く、加工が容易となり、歩留りが向上す
る。
（２）素子分離領域上にはゲート電極及びキャパシタ電
極が存在しないため隣りあうトランジスタのゲート電極
あるいはキャパシタ電極同士が接触しないようにするだ
めの間隔は素子分離能力のみによって決まり、ゲート電
極、キャパシタ電極によるパターン設計の制限がなくな
る。しだがって、メモリ素子の高集積化が可能となる。
極が存在しないため隣りあうトランジスタのゲート電極
あるいはキャパシタ電極同士が接触しないようにするだ
めの間隔は素子分離能力のみによって決まり、ゲート電
極、キャパシタ電極によるパターン設計の制限がなくな
る。しだがって、メモリ素子の高集積化が可能となる。
（３）選択酸化法を使わないのでバーズビークが入らず
、ＭＯＳキャパシタの占有面積を大きくすることができ
、性能の高いダイナミックＲＡＭが得られる。
、ＭＯＳキャパシタの占有面積を大きくすることができ
、性能の高いダイナミックＲＡＭが得られる。
（４）ＭＯＳトランジスタのゲート電極とＭＯＳキャパ
シタの電極間の距離が同一のエツチング工程で決まる為
ｎ拡故層の抵抗の各メモリセル毎のバラツキを減少する
ことができ、従って製品の歩留シ向上ができる。
シタの電極間の距離が同一のエツチング工程で決まる為
ｎ拡故層の抵抗の各メモリセル毎のバラツキを減少する
ことができ、従って製品の歩留シ向上ができる。
し発明の他の実施例」
上記実施例でのゲート電極、キャパ／り電極はポリシリ
コンに限らず、Ａ１ＭＯ８ｊ２などの金属あるいはシリ
サイドであってもよいし、配線金属は届だけに限らず高
融徹金属あるいは他の金属であっても同様な効果が得ら
れることは明らかである。
コンに限らず、Ａ１ＭＯ８ｊ２などの金属あるいはシリ
サイドであってもよいし、配線金属は届だけに限らず高
融徹金属あるいは他の金属であっても同様な効果が得ら
れることは明らかである。
さらに、層間絶縁膜もＣＶＤ ５ｉｏ２に限らず他の絶
縁膜であっても同様な効果が得られる。
縁膜であっても同様な効果が得られる。
さらに、上記実施例ではＭＯＳ）ランジスタのゲート電
極同士及びＭＯＳキャパシタ電極同士を接線するのにＡ
ｌ配線を用いたが、例えば、ゲート′１４極同士の接続
にはリンをドープしたポリシリコン膜を使用し、キャパ
シタ電極のみをＡｌ配線でつないでも同様の効果が得ら
れる。
極同士及びＭＯＳキャパシタ電極同士を接線するのにＡ
ｌ配線を用いたが、例えば、ゲート′１４極同士の接続
にはリンをドープしたポリシリコン膜を使用し、キャパ
シタ電極のみをＡｌ配線でつないでも同様の効果が得ら
れる。
さらに上記実施例ではｎ＋拡散層をビットラインとして
使用したが、抵抗を下げるために、リンをドープしたポ
リシリコン膜をビットラインとして使用しても良い。
使用したが、抵抗を下げるために、リンをドープしたポ
リシリコン膜をビットラインとして使用しても良い。
第１図（ａ）〜（ｄ）は従来のダイナミックＲＡＭの製
】前工程を説明する断面図、８ｇ２図（ａ）〜（０は本
発明のダイナミンクＲＡ Ｍの製造工程を説明する断面
図である。第３図は本発明のダイナミックＲＡＭの平面
図（Ａ−Ａ’断面が前記第２図に対応）である。
】前工程を説明する断面図、８ｇ２図（ａ）〜（０は本
発明のダイナミンクＲＡ Ｍの製造工程を説明する断面
図である。第３図は本発明のダイナミックＲＡＭの平面
図（Ａ−Ａ’断面が前記第２図に対応）である。
Claims (2)
- （１）１個のＭＯＳトランジスタと１個のＭＯＳキャパ
シタにより１ビツトのメモリセルを構成するダイナミッ
ク型半導体記憶装置において、前記ＭＯＳトランジスタ
のゲート電極と前記ＭＯＳキャパシタの電極とが同一の
電極材料かつ同一工程で形成されて成り、前記ゲート電
極及び前記キャバ／り電極が素子分離領域に形成された
絶縁膜上に延在しないように設置されている事を特徴と
する半導体装置。 - （２）半導体基−板の少なくとも素子形成領域に第１の
絶縁膜を形成する工程と、少なくともＭＯＳキャパシタ
を形成する領域のシリコン表面を露出させる工程と、前
記露出されたシリコン表面に前記第１の絶縁膜より膜厚
の小さな第２の絶縁膜を形成する工程と、全開に電極材
料を被着する工程と、素子分離領域に存在する前記電気
材料、前記第１の絶縁膜、前記第２の絶縁膜および半導
体基板を選択的にエツチング除去して凹部を形成する工
程と、前記凹部に絶縁膜を埋め込む工程と、前記電極材
料を部分的に除去して、少なくともＭＯＳキャパシタ電
極部およびゲート電極部を覆うごとく残置する工程と、
前記第１の絶縁膜及び第２の絶縁膜を選択的にエツチン
グして、ソースおよびドレイン領域を露出させ半導体基
板と逆の不純物を注入することによりソースおよびドレ
イン領域を形成する工程と１、前記ＭＯＳキャパシタ電
極部およびゲート電極部を層間絶縁された第２の電極材
料、第３の電極材料で配線する工程とを備えたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052728A JPS59178765A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052728A JPS59178765A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178765A true JPS59178765A (ja) | 1984-10-11 |
Family
ID=12922981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052728A Pending JPS59178765A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177064U (ja) * | 1987-05-01 | 1988-11-16 | ||
| CN100359694C (zh) * | 2003-04-10 | 2008-01-02 | 恩益禧电子股份有限公司 | 半导体集成电路器件 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5367388A (en) * | 1976-11-27 | 1978-06-15 | Mitsubishi Electric Corp | Memory semiconductor device |
| JPS5438780A (en) * | 1977-08-31 | 1979-03-23 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor |
-
1983
- 1983-03-30 JP JP58052728A patent/JPS59178765A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177064U (ja) * | 1987-05-01 | 1988-11-16 | ||
| CN100359694C (zh) * | 2003-04-10 | 2008-01-02 | 恩益禧电子股份有限公司 | 半导体集成电路器件 |
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