CN100359694C - 半导体集成电路器件 - Google Patents

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Abstract

半导体集成电路器件包括P型衬底。N沟道MOS晶体管、P沟道MOS晶体管、以及MOS型变抗器元件提供在P型衬底的上表面中。MOS型变抗器元件的栅极绝缘膜薄于N沟道MOS晶体管和P沟道MOS晶体管的栅极绝缘膜。同样，施加在MOS型变抗器元件的阱端子和栅极端子之间的最大栅极电压低于施加到N沟道MOS晶体管和P沟道MOS晶体管的最大栅极电压。

Description

半导体集成电路器件
技术领域
本发明涉及包括MOS型变抗器元件的半导体集成电路(IC)。
背景技术
在半导体IC器件中，MOS(金属氧化物半导体)型变抗器元件已用做电压控制的容性元件。MOS型变抗器元件例如用做控制LC-VCO(电压控制的振荡器)的振荡频率。
图1A到1C示出了常规的MOS型变抗器元件的常规半导体IC器件的剖面图。图1A示出了N沟道MOS晶体管，图1B示出了P沟道MOS晶体管，图1C示出了MOS型变抗器元件。图1A到1C中示出的这些元件提供在相同的半导体IC器件中，由此它们设置在相同的半导体衬底中。如图1A到1C所示，例如由P型硅形成的P型衬底Psub提供在该半导体IC器件中。N沟道MOS晶体管1、P沟道MOS晶体管2、以及MOS型变抗器元件23设置在P型衬底Psub的上表面中。
如图1A所示，在N沟道MOS晶体管1中，P阱PW1设置在P型衬底Psub的上表面中。如硼(B)的P型杂质掺杂到P阱PW1内。而且，栅极绝缘膜4设置在P阱PW1上。栅极绝缘膜4例如由硅氧化物形成，它的厚度为8.0nm。同样，例如通过构图多晶硅(多晶体硅)膜形成的栅电极5设置在栅极绝缘膜4上。而且，n+扩散区N1和N2设置在P阱PW1的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出，这两个区域将栅电极5夹在其中。
而且，p+扩散区P1设置在P阱PW1的表面中的区域与直接位于栅电极5下面的区域以及n+扩散区N1和N2隔开。同样，p+扩散区P2设置在没有设置P阱PW1的一部分区域中P型衬底Psub的上表面中。如硼(B)的P型杂质掺杂到p+扩散区P1和P2中。n+扩散区N1连接到源极端子Vs1，n+扩散区N2连接到漏极端子Vd1，栅电极5连接到栅极端子Vg1，p+扩散区P1和P2连接到地电位布线GND。
如图1B所示，在P沟道MOS晶体管2中，N阱NW1设置在P型衬底Psub的上表面中。如磷(P)的N型杂质掺杂到N阱NW1内。栅极绝缘膜4设置在N阱NW1上。栅极绝缘膜4与N沟道MOS晶体管1的栅极绝缘膜4同时形成，由此由硅氧化物形成并且厚度为8.0nm。同样，例如由多晶硅形成的栅电极5设置在栅极绝缘膜4上。栅电极5与图1A所示的N沟道MOS晶体管1的栅电极5同时形成。而且，p+扩散区P3和P4设置在N阱PW1的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出，这两个区域将栅电极5夹在其中。如硼(B)的P型杂质掺杂到p+扩散区P3和P4中。
而且，n+扩散区N3设置在N阱NW1的表面中的区域与直接位于栅电极5下面的区域以及p+扩散区P3和P4隔开。同样，p+扩散区P5设置在没有设置N阱NW1的一部分区域中P型树底Psub的上表面中。p+扩散区P3连接到源极端子Vs2，p+扩散区P4连接到漏极端子Vd2，栅电极5连接到栅极端子Vg2，n+扩散区N3连接到电源电位布线VDD，p+扩散区P5连接到地电位布线GND。P沟道MOS晶体管2可以与N沟道MOS晶体管1一起形成CMOS晶体管。
如图1c所示，在变抗器元件23中，N阱NW2设置在P型衬底Psub的上表面中。N阱NW2与P沟道MOS晶体管2的N阱NW1同时形成，由此杂质的类型和浓度与N阱NW1中的相同。栅极绝缘膜4设置在N阱NW2中。栅极绝缘膜4与形成N沟道MOS晶体管1和P沟道MOS晶体管2的栅极绝缘膜4同时形成，由此由硅氧化物形成，并且具有8.0nm的厚度。同样，例如由多晶硅形成的栅电极5设置在栅极绝缘膜4上。
栅电极5与图1A所示的N沟道MOS晶体管1和图1B所示的P沟道MOS晶体管2的栅电极5同时形成。而且，n+扩散区N4和N5设置在N阱NW2的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出，这两个区域将栅电极5夹在其中。n+扩散区N4和N5与N沟道MOS晶体管1的n+扩散区N1和N2以及P沟道MOS晶体管2的n+扩散区N3同时形成。
而且，p+扩散区P6设置在N阱NW2没有设置在P型衬底Psub的上表面中的一部分区域中。p+扩散区P6与N沟道MOS晶体管1的p+扩散区P1和P2以及P沟道MOS晶体管2的p+扩散区P3和P4同时形成。n+扩散区N4和N5连接到阱端子Vb，栅电极5连接到栅极端子Vg3，p+扩散区P6连接到地电位布线GND。在图1A到1C中，栅极绝缘膜4仅直接设置在栅电极5下面。然而，栅极绝缘膜4可以设置在除设置连接到扩散区的接触(未示出)的区域之外的P型衬底Psub的整个上表面上。
在该常规的半导体IC器件中，地电位通过地电位布线GND施加到p+扩散区P2、P5和P6，由此P型衬底Psub设置在地电位。同样，电源电位通过电源电位布线VDD施加到P沟道MOS晶体管2的n+扩散区N3，由此N阱NW1设置在电源电位。通过将预定的电位施加到N沟道MOS晶体管1的每个源极端子Vs1、漏极端子Vd1以及栅极端子Vg1，驱动了N沟道MOS晶体管1。类似地，通过施加预定的电压到P沟道MOS晶体管2的每个源极端子Vs2、漏极端子Vd2以及栅极端子Vg2，驱动了P沟道MOS晶体管2。
在变抗器元件23中，通过改变栅极端子Vg3和阱端子Vb之间的电压(下文称做栅极电压)可以改变栅电极5和N阱NW2之间的电容。也就是，通过将正电位施加到栅极端子Vg3并将负电位施加到阱端子Vb，由此充分地增加了端子之间的电压，变抗器元件23变成堆积状态，其中变抗器元件23的电容达到最大，基本上等于栅极绝缘膜4的电容。相反，通过降低施加到栅极端子Vg3的电位，在N阱NW2中栅电极5的下面直接产生耗尽层。并且，变抗器元件23的电容随耗尽层的膨胀降低。通过将栅极端子Vg3的电位降低到足够低的值，耗尽层的膨胀变饱和。因此，电容达到最大，并且不再降低。顺便提及，栅极端子Vg3和和阱端子Vb之间施加的最大电压等于N沟道MOS晶体管1和P沟道MOS晶体管2的驱动电压，例如3.3V。
如上所述，在该半导体IC器件中，可以在形成N沟道MOS晶体管1和P沟道MOS晶体管2的工艺中形成变抗器元件23。因此，可以提供变抗器元件23同时不必修改半导体IC器件的制备工艺或添加新的步骤。
然而，该常规的半导体IC器件具有以下问题。MOS型变抗器元件和MOSFET在相同的工艺中形成。因此，根据MOSFET的形成条件决定它的特性，也就是，单位面积的可变电容和最大电容。然而，根据它的用途可以最佳地调节MOS变抗器元件的特性。例如，当MOS型变抗器元件用做电压控制的可变电容元件时，优选可变电容的范围尽可能地宽，并且单位面积的电容尽可能地大。
例如，日本专利特许公开No.2002-43842公开了一种在半导体IC器件中提供压降单元和多个变抗器元件的技术，通过压降单元产生多个电压电平并将电压施加到变抗器元件。在该技术中，可以任意地设置电容的变化速率。
备选地，可以改变N阱NW2中的杂质浓度以便改变MOS型变抗器元件23的特性。图2示出了当N阱NW2中杂质浓度(参见图1C)改变时MOS型变抗器元件的高频C-V特性，其中水平轴表示栅极端子和阱端子之间的电压(栅极电压)，垂直轴表示栅极端子和阱端子之间的电容。图2中所示的实线21为N阱的杂质浓度为1×1018cm-3时的C-V曲线。此时，如果最大电容为Cmax并且最小电容为Cmin时，比例(Cmax/Cmin)为5.0。虚线22为N阱的杂质浓度为8×1017cm-3时的C-V曲线，比例(Cmax/Cmin)为5.5。如图2所示，当杂质浓度从1×1018cm-3降低到8×1017cm-3时，最小电容降低并且可变电容的范围变大约1.1倍。
然而，以上提到的这些技术存在以下问题。在日本专利特许公开No.2002-43842公开的技术中，虽然可以控制电容中的变化速率，但是可变电容的范围不能变大并且单位面积的电容不能增加。
而且，在图2所示的技术中，当杂质浓度降低以便扩大可变电容的范围时，最大电容没有增加，但是最小电容降低。因此，单位面积的电容没有增加，尽管可变电容的范围可以扩大。因此，容性元件的面积需要增加以便得到需要的电容。此时，必须形成用于变抗器元件的指定阱，造成布局区域增加。
发明内容
本发明的一个目的是提供一种半导体集成电路，包括具有宽范围的可变电容和单位面积的大电容的MOS型变抗器元件。
根据本发明的半导体集成电路包括：第一导电类型半导体衬底；MOS晶体管，设置在所述衬底中并且包括栅极绝缘膜；以及MOS型变抗器元件，设置在所述衬底中并且包括第二栅极绝缘膜、栅电极和第二导电类型阱，所述第二栅极绝缘膜、所述栅电极和所述第二导电类型阱形成可变电容，所述第二栅极绝缘膜的厚度的厚度薄于所述MOS晶体管的所述第一栅极绝缘膜之中最薄的栅极绝缘膜。
在本发明中，通过使MOS型变抗器元件的栅极绝缘膜薄于MOS晶体管的栅极绝缘膜，可以增加MOS型变抗器元件的最大电容。因此，可以增加MOS型变抗器元件单位面积的电容，并且可以扩大MOS型变抗器元件的可变电容的范围。
优选，施加到变抗器元件的最大栅极电压可以低于施加到MOS晶体管的最大栅极电压。因此，可以防止由施加的电压造成的MOS型变抗器元件的栅极绝缘膜的击穿，同时保持了MOS晶体管的性能。
根据本发明，由于MOS型变抗器元件的栅极绝缘膜薄于MOS晶体管的栅极绝缘膜，因此可以增加MOS型变抗器元件的最大电容。因此，可以增加MOS型变抗器元件的单位面积的电容并且可以扩大MOS型变抗器元件的可变电容的范围。
附图说明
图1A到1C示出了包括MOS型变抗器元件的常规半导体IC器件的剖面图，其中图1A示出了N沟道MOS晶体管，图1B示出了P沟道MOS晶体管，图1C示出了MOS型变抗器元件；
图2示出了当改变N阱的杂质浓度时MOS型变抗器元件的高频C-V特性，其中水平轴表示栅极端子和阱端子之间的电压，垂直轴表示栅极端子和阱端子之间的电容；
图3A到3C示出了根据本发明第一实施例的半导体IC器件的剖面图，其中图3A示出了N沟道MOS晶体管，图3B示出了P沟道MOS晶体管，图3C示出了MOS型变抗器元件；
图4示出了第一实施例的MOS型变抗器元件的高频C-V特性，其中水平轴表示栅极端子和阱端子之间的电压，垂直轴表示栅极端子和阱端子之间的电容；以及
图5示出了根据本发明第二实施例的半导体IC器件的MOS型变抗器元件的剖面图。
具体实施方式
下文中参考附图介绍本发明的各实施例。
首先，介绍本发明的第一实施例。图3A到3C示出了根据本实施例的半导体集成电路(IC)器件的剖面图，其中图3A示出了N沟道MOS晶体管，图3B示出了P沟道MOS晶体管，图3C示出了MOS型变抗器元件。在该实施例中，与显示在图1A到1C中的常规的半导体IC器件相同的元件用相同的参考数字表示，并且省略了对应的说明。图3A到3C中显示的元件提供在相同的半导体IC器件中，由此它们提供在相同的半导体衬底中。
如图3A到3C所示，例如由P型硅形成的P型衬底Psub提供在该半导体IC器件中。N沟道MOS晶体管1、P沟道MOS晶体管2以及MOS型变抗器元件3提供在P型衬底Psub的上表面中。显示在图3A和3B中的N沟道MOS晶体管1和P沟道MOS晶体管2的结构与图1A和1B中的常规的半导体IC器件中的N沟道MOS晶体管1和P沟道MOS晶体管2的结构相同。
如图3C所示，变抗器元件3中的P型衬底Psub、N阱NW2、n+扩散区N4和N5以及p+扩散区P6与图1C所示的常规的半导体IC器件中的变抗器元件23中的相同。也就是，n+扩散区N4和N5与N沟道MOS晶体管1的n+扩散区N1和N2以及P沟道MOS晶体管2的n+扩散区N3同时形成。同样，p+扩散区P6与N沟道MOS晶体管1的p+扩散区P1和P2以及P沟道MOS晶体管2的p+扩散区P3到P5同时形成。
在变抗器元件3中，栅极绝缘膜14设置在N阱NW2上。栅极绝缘膜14与图3A和3B中所示的N沟道MOS晶体管1和P沟道MOS晶体管2的栅极绝缘膜4处于相同层中，栅极绝缘膜14薄于栅极绝缘膜4。例如，栅极绝缘膜14由硅氧化物形成并且具有6.0nm的厚度。另一方面，N沟道MOS晶体管1和P沟道MOS晶体管2的栅极绝缘膜4具有例如8.0nm的厚度。
由例如多晶硅形成的栅电极5设置在栅极绝缘膜14上。栅电极5与图3A和3B中所示的N沟道MOS晶体管1和P沟道MOS晶体管2的栅电极5处于相同层中。n+扩散区N4和N5连接到阱端子Vb，栅电极5连接到栅极端子Vg3，p+扩散区P6连接到地电位布线GND。在图3A到3C中，栅极绝缘膜4或14仅直接设置在栅电极5下面，但是栅极绝缘膜4或14可以设置在除设置有连接到扩散区的接触(未示出)的区域之外的P型衬底Psub的整个上表面上。
在本实施例的半导体IC器件中，通过多氧化物形成法可以形成每个栅极绝缘膜4和14。例如，具有3.0nm厚度的硅氧化物膜形成在P型衬底Psub上并构图硅氧化物膜，由此硅氧化物膜仅保留在要形成栅极氧化膜4的区域处。然后，形成并构图具有6.0nm厚度的硅氧化物膜，由此硅氧化物膜仅保留在要形成栅极氧化膜4和14的区域处。以此方式，形成具有6.0nm厚度的硅氧化物膜作为栅极氧化膜14。同样，已在前一步骤中制备的具有3.0nm厚度的硅氧化物膜进一步生长以成为具有8.0nm厚度的硅氧化物膜，作为栅极绝缘膜4。
接下来，介绍根据本实施例的半导体IC器件的操作。本实施例的N沟道MOS晶体管1和P沟道MOS晶体管2的操作与图1A和1B所示的常规的半导体IC器件中的相同。
图4示出了MOS型变抗器元件3的高频C-V(电容-电压)特性，其中水平轴表示栅极端子和阱端子之间的电压，垂直轴表示栅极端子和阱端子之间的电容。图4中显示的虚线20表示本实施例的MOS型变抗器元件3的C-V特性，实线21表示常规的半导体IC器件变抗器元件23的C-V特性，对应于图2中的实线21。
如图3C和4所示，在变抗器元件3中，通过改变栅极端子Vg3和阱端子Vb之间施加的电压(栅极电压)可以改变栅电极5和N阱NW2之间的电容。也就是，通过将正电位施加到栅极端子Vg3并将负电位施加到阱端子Vb以有效地增加两个端子之间的电压，作为载流子的电子堆积在沟道区中，也就是，直接位于N阱NW2的表面中栅电极5下面的区域。因此，变抗器元件3变成堆积状态，由此变抗器元件3的电容达到最大，基本上等于栅极绝缘膜14的电容。由于MOS型变抗器元件3的栅极绝缘膜14比常规的MOS型变抗器元件23的栅极绝缘膜14薄，因此MOS型变抗器元件3的最大电容大于MOS型变抗器元件23的最大电容。
通过从该状态负向地改变栅极端子Vg3的电位，耗尽层直接产生在N阱NW2中的栅电极5下面，随着耗尽层的扩大，变抗器元件3的电容降低。而且，通过将栅极端子Vg3的电位降低到足够低的值，耗尽层的扩张变得饱和。因此，变抗器元件3的电容达到最小并且不再降低。此时，由于最小电容取决于耗尽层的厚度，MOS型变抗器元件3的最小电容基本上等于MOS型变抗器元件23的最小电容。
此时，施加到MOS型变抗器元件3的最大栅极电压低于施加到N沟道MOS晶体管1和P沟道MOS晶体管2的栅极电压。例如，当施加到N沟道MOS晶体管1和P沟道MOS晶体管2的每个端子的电位范围为0(＝GND)到3.3V(＝VDD)时，施加到MOS型变抗器元件3的栅极端子Vg3和阱端子Vb的电位范围为0到2.5V。
在本实施例中，由于MOS型变抗器元件3的栅极绝缘膜14薄于N沟道MOS晶体管1和P沟道MOS晶体管2的栅极绝缘膜14，因此可以增加MOS型变抗器元件3的最大电容。因此，当最大电容为Cmax并且最小电容为Cmin，MOS型变抗器元件3中的比值(Cmax/Cmin)为6.5，如图4中的虚线20表示。该值比实线21所示的常规的半导体IC器件的MOS型变抗器元件23中的比值(Cmax/Cmin)5.0大，为1.3倍。以此方式，通过将MOS型变抗器元件3的最大电容设置为高值，每单元面积的电容可以增加并且可变电容的范围可以扩大。
当降低栅极绝缘膜14的厚度时，它的击穿电压降低。然而，在该实施例中，施加到MOS型变抗器元件3的栅极端子Vg3和阱端子Vb的电位低于施加到N沟道MOS晶体管1和P沟道MOS晶体管2的每个端子的电位。在本方法中，可以防止栅极绝缘膜14击穿，同时保持N沟道MOS晶体管1和P沟道MOS晶体管2的性能。
在N沟道MOS晶体管1和P沟道MOS晶体管2中经常进行ON/OFF控制。此时，必须设置栅极电压的范围以便阈值电压稳定。该范围宽度为例如3.3V。另一方面，在MOS型变抗器元件3中，由于可以设置栅极电压的范围以便电容根据栅极电压充分地变化，所以可以使C-V曲线中的稳定区最小。因此，即使栅极电压的范围设置在范围25，窄于现有技术中的范围24，可变电容的范围也不限于此。
也就是，在常规的MOS型变抗器元件23(参见图1C)中，栅极端子Vg3和阱端子Vb之间可能的电压Vgb(＝Vg-Vb)为-3.3≤Vgb≤3.3(V)，并且它的绝对值为|Vgb|≤3.3(V)。另一方面，在本实施例的MOS型变抗器元件3中，可能的电压Vgb为-2.5≤Vgb≤2.5(V)，并且它的绝对值为|Vgb|≤2.5(V)。因此，即使栅极绝缘膜14薄于栅极绝缘膜4，栅极绝缘膜14没有被电压击穿。此时，现有技术的图4中显示的电压的宽度范围24为6.6V。另一方面，本实施例的电压宽度范围25的宽度为5.0V，窄于电压范围24。然而，如图4所示，电压范围25足够覆盖由虚线20表示的C-V曲线的波动范围，由此变抗器元件3的可变电容的范围不受限制。
此外，在本实施例中，除变抗器元件3的栅极绝缘膜14之外的部分可以在形成N沟道MOS晶体管1和P沟道MOS晶体管2的工艺中形成。而且，如上所述，通过添加氧化步骤和构图步骤到形成栅极绝缘膜4的工艺中可以形成栅极绝缘膜14。因此，可以不显著改变常规的半导体IC器件的制备工艺制备本实施例的半导体IC器件。
在本实施例中，N沟道MOS晶体管1和P沟道MOS晶体管2的栅极绝缘膜的厚度设置为一个水平面(one level)(8.0nm)。然而，本发明不限于此，可以设置多个水平面，也就是，根据用于每个晶体管的需要特性，栅极绝缘膜4的厚度可以相互不同。此时，栅极绝缘膜14可以制得薄于各栅极绝缘膜4中最薄的膜。
接下来，介绍本发明的第二实施例。图5示出了根据本实施例半导体IC器件的MOS型变抗器元件的剖面图。如图5所示，本实施例的半导体IC器件包括N沟道MOS晶体管1(参见图3A)、P沟道MOS晶体管2(参见图3B)以及MOS型变抗器元件13。N沟道MOS晶体管1和P沟道MOS晶体管2的结构与第一实施例的相同。
在MOS型变抗器元件13中，N阱NW2设置在P型衬底Psub的上表面中，栅极绝缘膜14设置在N阱NW2上。栅极绝缘膜14与第一实施例中的相同，并且包括厚度6.0nm的硅氧化物膜。栅电极5设置在栅极绝缘膜14上。而且，p+扩散区P7和P8设置在N阱NW2的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出这两个区域将栅电极5夹在其间。如硼(B)的P型杂质掺杂到p+扩散区p7和P8内。
此外，n+扩散区N6设置在N阱NW2的表面中的区域与直接位于栅电极5下面的区域和p+扩散区P7和P8。同样，p+扩散区P9设置在N阱NW2没有设置在P型衬底Psub的上表面中的一部分区域中。栅电极5连接到栅极端子Vg3，n+扩散区N6连接到阱端子Vb，p+扩散区P7到P9连接到地电位布线GND。
接下来介绍本实施例的半导体IC器件的工作。如图5所示，在变抗器元件13中，地电位通过地电位布线GND施加到p+扩散区P9，由此P型衬底Psub为地电位。同样，通过将正电位施加到栅极端子Vg3并将负电位施加到阱端子Vb，N阱NW2和栅电极5之间产生了电容。通过改变栅极端子Vg3和阱端子Vb之间的电压，可以改变电容。而且，通过将地电位施加到p+扩散区P7和P8，p+扩散区P7和P8吸收N阱NW2中的空穴(positive holes)，由此可以稳定变抗器元件13的电容。另一方面，本实施例的变抗器元件13的操作和优点与第一实施例的相同。
在第一和第二实施例中，衬底的导电类型为P型。但是，本发明不限于这种结构，而是衬底可以是N型衬底，其例如由N型硅形成。此时，N型衬底的表面中的每个阱和每个扩散区的导电类型与图3A至3C以及图5中的反型。而且，电源电位施加到n+扩散区，地电位GND施加到p+扩散区。

Claims (12)

1.一种半导体集成电路器件，包括：
第一导电类型半导体衬底；
MOS晶体管，设置在所述衬底中并且包括第一栅极绝缘膜；以及
MOS型变抗器元件，设置在所述衬底中并且包括第二栅极绝缘膜、栅电极和第二导电类型阱，
所述第二栅极绝缘膜、所述栅电极和所述第二导电类型阱形成可变电容，
所述第二栅极绝缘膜的厚度薄于所述MOS晶体管的所述第一栅极绝缘膜之中最薄的栅极绝缘膜。
2.根据权利要求1的半导体集成电路器件，其中施加到所述MOS型变抗器元件的最大栅极电压低于施加到所述MOS晶体管的最大栅极电压。
3.根据权利要求1的半导体集成电路器件，其中所述MOS晶体管包括N沟道MOS晶体管和P沟道MOS晶体管。
4.根据权利要求1的半导体集成电路器件，其中所述MOS型变抗器元件的所述第二栅极绝缘膜和所述MOS晶体管的所述第一栅极绝缘膜处于器件的同一级别。
5.根据权利要求1的半导体集成电路器件，其中所述MOS型变抗器元件的所述第二栅极绝缘膜的厚度大约是6nm，所述MOS晶体管的所述第一栅极绝缘膜的厚度大约是8nm。
6.根据权利要求1的半导体集成电路器件，其中所述MOS晶体管与所述MOS型变抗器元件间隔开，并且包括N沟道MOS晶体管和P沟道MOS晶体管。
7.根据权利要求1的半导体集成电路器件，其中所述MOS型变抗器元件还包括与所述第二导电类型阱相连接的第二导电类型扩散层。
8.根据权利要求7的半导体集成电路器件，其中所述MOS型变抗器元件的所述第二导电类型扩散层被设置在与所述栅电极的侧面邻近的地方。
9.根据权利要求8的半导体集成电路器件，其中所述MOS型变抗器元件的所述第二导电类型扩散层被设置在与所述栅电极的两侧都邻近的地方。
10.根据权利要求9的半导体集成电路器件，其中在与所述栅电极的一侧邻近设置的所述第二导电类型扩散层的电势、与在与所述栅电极的另一侧邻近设置的所述第二导电类型扩散层的电势基本相等。
11.根据权利要求7的半导体集成电路器件，其中所述MOS类型变抗器元件还包括第一导电类型扩散层，并且所述MOS型变抗器元件的所述第一导电类型扩散层被设置在与所述栅电极的两侧都邻近的地方。
12.根据权利要求11的半导体集成电路器件，其中在与所述栅电极的一侧邻近设置的所述第一导电类型扩散层的电势、与在与所述栅电极的另一侧邻近设置的所述第一导电类型扩散层的电势基本相等。
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