JP2004214408A - 電圧制御可変容量素子 - Google Patents
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Abstract
【課題】従来の製造プロセスを変更したり、新たなプロセスを追加したりすることなく製造でき、回路が大型化及び高電圧化することがなく、電極の単位面積あたりの容量の最大値及び最小値が変動することがなく、高周波Ｃ−Ｖ特性を任意に選択できる電圧制御可変容量素子を提供する。
【解決手段】Ｐ型基板１の表面にバラクタ素子１３及び１４を設ける。バラクタ素子１３においては、Ｐ型基板１の表面にＮウエル２を形成し、その上にゲート絶縁膜６を設け、その上にＮ型ポリシリコン層４を設ける。また、バラクタ素子１４においては、Ｐ型基板１の表面にＮウエル２を形成し、その上にゲート絶縁膜６及びＰ型ポリシリコン層５を設ける。そして、Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５をゲート端子７に接続し、Ｎウエル２をＰ＋拡散層３を介してＳＤ端子８に接続する。Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５の仕事関数は相互に異なっている。
【選択図】 図１
【解決手段】Ｐ型基板１の表面にバラクタ素子１３及び１４を設ける。バラクタ素子１３においては、Ｐ型基板１の表面にＮウエル２を形成し、その上にゲート絶縁膜６を設け、その上にＮ型ポリシリコン層４を設ける。また、バラクタ素子１４においては、Ｐ型基板１の表面にＮウエル２を形成し、その上にゲート絶縁膜６及びＰ型ポリシリコン層５を設ける。そして、Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５をゲート端子７に接続し、Ｎウエル２をＰ＋拡散層３を介してＳＤ端子８に接続する。Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５の仕事関数は相互に異なっている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は複数のバラクタ素子からなる電圧制御可変容量素子に関し、特に、印加する電圧と容量との相関関係を選択することができる電圧制御可変容量素子に関する。
【０００２】
【従来の技術】
従来より、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の発振周波数の制御には電圧制御可変容量素子が使用されている。そして、電圧制御可変容量素子には、ＭＯＳ型のバラクタ素子が一般的に使用されている。
【０００３】
図４は従来の電圧制御可変容量素子を示す断面図である。図４に示す従来の電圧制御可変容量素子は、半導体集積回路中に設けられており、ＭＯＳ型のバラクタ素子を使用するものである。図４に示すように、この電圧制御可変容量素子においては、Ｐ型基板１が設けられており、このＰ型基板１の表面にＮウエル２が形成されている。Ｎウエル２はこのバラクタ素子が設けられている半導体集積回路において、ＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）のＮウエルを形成するときに形成されたものである。
【０００４】
また、Ｎウエル２上にはゲート絶縁膜６が設けられており、このゲート絶縁膜６上にはＮ型ポリシリコン層１１が設けられている。そして、Ｎ型ポリシリコン層１１はゲート端子７に接続されている。なお、ゲート絶縁膜６はＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、Ｎ型ポリシリコン層１１はＮチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。
【０００５】
また、Ｎウエル２の表面には２ヶ所にＮ＋拡散層３が形成されている。Ｎ＋拡散層３は、Ｐ型基板１の表面に垂直な方向（以下、単に垂直方向という）から見て、Ｎ型ポリシリコン層１１を挟むように形成されている。Ｎ＋拡散層３はＮチャネルＭＯＳＦＥＴのソース・ドレインと同時に形成されたものである。そして、Ｎ＋拡散層３はＳＤ端子８に接続されている。これにより、Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜６及びＮ型ポリシリコン層１１により、バラクタ素子が形成されている。
【０００６】
この従来の電圧制御可変容量素子においては、ゲート端子７とＳＤ端子８との間に印加する電圧を変化させることにより、Ｎウエル２とＮ型ポリシリコン層１１との間の容量を変化させることができる。即ち、ゲート端子７に正電位を印加し、ＳＤ端子８に負電位を印加して、両端子間の電圧を十分に大きくすると、バラクタ素子はアキュムレーション状態となって、バラクタ素子の容量値はほぼゲート絶縁膜６の容量値となり、最大値となる。一方、ゲート端子７の電位を負に変化させていくと、Ｎウエル２におけるＮ型ポリシリコン層１１の直下域に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量が減少していく。そして、ゲート端子７の電位を十分に低くすると、空乏層の拡がりが飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。
【０００７】
上述の如く、このバラクタ素子を使用した電圧制御可変容量素子は、半導体集積回路のＮチャネル及びＰチャネルのＭＯＳＦＥＴを形成する工程において同時に形成することができ、半導体集積回路の製造プロセスを修正したり、新たなプロセスを追加したりすることなく形成できるという利点がある。
【０００８】
しかしながら、この従来の電圧制御可変容量素子には以下に示すような問題点がある。ＭＯＳ型のバラクタ素子はＭＯＳＦＥＴの製造プロセスによりＭＯＳＦＥＴと同時に形成するため、その特性がＭＯＳＦＥＴの形成条件により決定されてしまう。ところが、このバラクタ素子をＶＣＯの発振周波数の制御に使用する場合には、ゲート・基板間の容量の電圧依存性、即ち高周波Ｃ−Ｖ特性は、この電圧制御可変容量素子が組み込まれるＶＣＯ等の回路に応じて、最適に調整されることが好ましい。例えば、電圧と容量との相関関係を示す曲線（Ｃ−Ｖカーブ）があまり急峻であると、ＶＣＯの発振周波数の制御が困難になる。
【０００９】
電圧制御可変容量素子の高周波Ｃ−Ｖ特性を変化させるだけであれば、例えば図４に示すＮウエル２の不純物濃度を変化させる方法がある。図５は横軸にゲート・ＳＤ間の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、Ｎウエル２（図４参照）の不純物濃度を１×１０１７乃至１×１０１８ｃｍ−３の範囲で変化させたときの高周波Ｃ−Ｖ特性を示すグラフ図である。図５に示すように、Ｎウエル２の不純物濃度を増大させていくと、Ｃ−Ｖカーブは矢印３１の方向に変化する。
【００１０】
このように、Ｎウエルの不純物濃度を増加させれば、バラクタ素子の高周波Ｃ−Ｖ特性を変化させ、Ｃ−Ｖカーブを緩やかにすることはできる。しかしながら、Ｎウエルの不純物濃度を最適に制御するためには、このＮウエルに不純物を注入する特別な工程が必要となり、ＰチャネルＭＯＳＦＥＴのＮウエルを形成する際に同時に形成できなくなってしまう。又は、ＰチャネルＭＯＳＦＥＴの製造工程に修正が必要となり、ＰチャネルＭＯＳＦＥＴの特性が変化してしまう。また、図５に示すように、Ｎウエルの不純物濃度が変化すると、空乏層の拡がり方も変化し、容量の最小値が変化してしまう。ＶＣＯにおいては、電圧制御可変容量素子の容量の最小値がＶＣＯの発振周波数の上限値を決定し、容量の最大値がＶＣＯの発振周波数の下限値を決定するため、電圧制御可変容量素子における容量の最小値が変化してしまうことは、ＶＣＯの発振周波数の範囲が変化してしまうため、好ましくない。
【００１１】
また、電圧制御可変容量素子の特性を変化させるだけであれば、ゲート絶縁膜を形成する材料若しくは膜厚を変化させる方法、又はゲート電極の形状を変化させる方法も考えられるが、前述のＮウエルの不純物濃度を変化させる方法と同様に、特別なプロセスを追加するか、ＭＯＳＦＥＴの形成条件を修正する必要があるため、現実的ではない。
【００１２】
更に、従来、電圧降下手段及び複数のバラクタ素子を設け、電圧降下手段により複数種類の電圧を発生させ、この複数種類の電圧をバラクタ素子に印加することにより、容量値の変化率を任意に設定可能にする技術が開示されている（例えば、特許文献１参照。）。
【００１３】
【特許文献１】
特開２００２−４３８４２号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示す問題点がある。特許文献１に記載された技術においては、電圧降下手段を設ける必要があるため、回路構成が複雑になり大型化するという問題点がある。また、この回路は、制御電圧が十分に高くないと動作しないため、半導体集積回路の低電圧化を図るうえで、阻害要因になるという問題点がある。
【００１５】
本発明はかかる問題点に鑑みてなされたものであって、従来の製造プロセスを変更したり、新たなプロセスを追加したりすることなく製造でき、回路が大型化及び高電圧化することがなく、電極の単位面積あたりの容量の最大値及び最小値が変動することがなく、高周波Ｃ−Ｖ特性を任意に選択できる電圧制御可変容量素子を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る電圧制御可変容量素子は、相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子を有し、前記第１及び第２のバラクタ素子は、夫々第１の端子に接続された第１の導電領域と、第２の端子に接続され前記第１の導電領域と共に容量を形成する第２の導電領域と、を有し、前記第１のバラクタ素子における前記第２の導電領域を形成する材料の仕事関数は、前記第２のバラクタ素子における前記第２の導電領域を形成する材料の仕事関数と異なり、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記第１の導電領域と前記第２の導電領域との間の容量との所望の相関関係に応じて設定されることを特徴とする。
【００１７】
本発明においては、第１及び第２のバラクタ素子における第２の導電領域を、相互に仕事関数が異なる材料により形成することにより、第１のバラクタ素子の高周波Ｃ−Ｖ特性と、第２のバラクタ素子の高周波Ｃ−Ｖ特性とを、相互に異ならせることができる。そして、任意の数の第１及び第２のバラクタ素子を相互に並列に接続することにより、全体の高周波Ｃ−Ｖ特性を任意に選択することができる。また、第２の導電領域を形成する材料として、半導体集積回路において通常使用される材料を選択することにより、既存のプロセスを修正及び新たなプロセスを追加することなく、本発明の電圧制御可変容量素子を製造することができる。更に、本発明の電圧制御可変容量素子は、複数のバラクタ素子を並列に接続するだけで形成でき、バラクタ素子以外の特別な回路を必要としないため、素子が大型化及び高電圧化することがない。
【００１８】
また、前記第１の導電領域が基板の表面に形成されたウエルであり、前記第２の導電領域が前記ウエルの上方に設けられた電極であり、前記ウエルと前記電極との間に絶縁膜が設けられていてもよく、前記第１のバラクタ素子の第２の導電領域を形成する材料がＰ型ポリシリコンであり、前記第２のバラクタ素子の第２の導電領域を形成する材料がＮ型ポリシリコンであってもよい。これにより、本発明に係る電圧制御可変容量素子を、半導体集積回路を製造する通常の工程において、容易に形成することができる。
【００１９】
本発明に係る他の電圧制御可変容量素子は、基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記電極を形成する材料の仕事関数は、前記第２のバラクタ素子における前記電極を形成する材料の仕事関数と異なり、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする。
【００２０】
本発明においては、第１及び第２のバラクタ素子において、ウエル及び電極により容量が形成される。そして、第１及び第２のバラクタ素子の電極を、相互に仕事関数が異なる材料により形成することにより、第１のバラクタ素子の高周波Ｃ−Ｖ特性と、第２のバラクタ素子の高周波Ｃ−Ｖ特性とを、相互に異ならせることができる。そして、任意の数の第１及び第２のバラクタ素子を相互に並列に接続することにより、全体の高周波Ｃ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の電極形成材料として、半導体集積回路において通常使用される材料を選択することにより、既存の半導体集積回路の製造プロセスを修正することなく、また、新たなプロセスを追加することなく、本発明の電圧制御可変容量素子を製造することができる。更に、本発明の電圧制御可変容量素子は、複数のバラクタ素子を並列に接続するだけで形成でき、バラクタ素子以外の特別な回路を必要としないため、素子が大型化及び高電圧化することがない。更にまた、本発明においては、電圧制御可変容量素子の高周波Ｃ−Ｖ特性を変化させても、電極の単位面積あたりの容量の最大値及び最小値が変化することがなく、回路設計が容易である。
【００２１】
また、本発明に係る電圧制御可変容量素子においては、前記ウエルの表面にこのウエルと同じ導電型であり前記第１の端子に接続された拡散領域が形成されていることが好ましい。これにより、この拡散領域がウエルのコンタクトとして機能し、第１の端子に印加された電圧をより確実にウエルに伝達することができる。
【００２２】
更に、前記基板の表面に垂直な方向から見て、前記拡散領域が前記電極を挟むような２ヶ所の位置に形成されていることが好ましい。そして、前記第１又は第２のバラクタ素子において、前記電極が前記拡散領域とは異なる導電型の半導体材料からなるとき、前記基板の表面に垂直な方向から見て、この電極と前記拡散領域との間に、前記半導体材料と同じ導電型の他の拡散領域が形成されていてもよい。これにより、電極に前記拡散領域とは異なる導電型の不純物を注入する際にマージンを確保し、製造を容易にすることができる。
【００２３】
更にまた、前記第１のバラクタ素子における前記電極を形成する材料がＰ型ポリシリコンであり、前記第２のバラクタ素子における前記電極を形成する材料がＮ型ポリシリコンであることが好ましい。更にまた、前記基板が前記ウエルとは異なる導電型の半導体基板であってもよい。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は、本実施形態に係る電圧制御可変容量素子を示す断面図であり、図２は、横軸にＳＤ端子に対するゲート端子の電圧、即ち、ゲート・ＳＤ間電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、本実施形態に係る電圧制御可変容量素子の高周波Ｃ−Ｖ特性を示すグラフ図である。
【００２５】
本実施形態に係る電圧制御可変容量素子は半導体集積回路中に作り込まれており、この半導体集積回路には、本実施形態に係る電圧制御可変容量素子の他に、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴも形成されている。図１に示すように、この電圧制御可変容量素子は複数のＭＯＳ型のバラクタ素子を備えている。この電圧制御可変容量素子においては、Ｐ型基板１が設けられており、このＰ型基板１の表面にはバラクタ素子１３及び１４が設けられている。後述するように、バラクタ素子１３及び１４は、そのゲート電極の仕事関数が相互に異なるバラクタ素子である。図１においては、バラクタ素子１３及び１４は夫々１個ずつ示されているが、バラクタ素子１３及び／又は１４は複数個設けられていてもよい。
【００２６】
バラクタ素子１３においては、Ｐ型基板１の表面にＮウエル２が形成されている。Ｎウエル２は、半導体集積回路において、ＰチャネルＭＯＳＦＥＴのＮウエルを形成するときに形成されたものである。また、Ｎウエル２上にはゲート絶縁膜６が設けられており、このゲート絶縁膜６上にはゲート電極としてＮ型ポリシリコン層４が設けられている。即ち、Ｎ型ポリシリコン層４はＮウエル２と共にゲート絶縁膜６を挟むように設けられている。Ｎ型ポリシリコン層４においては、ポリシリコン層中にＮ型不純物として例えば砒素（Ａｓ）が１×１０２０乃至１×１０２１ｃｍ−３の濃度で注入されており、Ｎ型ポリシリコン層４の仕事関数は例えば４．０ｅＶである。なお、ゲート絶縁膜６はＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、Ｎ型ポリシリコン層４はＮチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。
【００２７】
更に、Ｎウエル２の表面には２ヶ所にＮ＋拡散層３が形成されている。Ｎ＋拡散層３は、垂直方向から見て、Ｎ型ポリシリコン層４を挟むように形成されている。Ｎ＋拡散層３はＮチャネルＭＯＳＦＥＴのソース・ドレインと同時に形成されたものである。垂直方向から見ると、Ｎ＋拡散層３はＮ型ポリシリコン層４に隣接している。但し、Ｎ型ポリシリコン層４の下にはゲート絶縁膜６が設けられているため、Ｎ＋拡散層３とＮ型ポリシリコン層４とはゲート絶縁膜６により絶縁されている。これにより、Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜６及びＮ型ポリシリコン層４により、バラクタ素子１３が形成されている。
【００２８】
同様に、バラクタ素子１４においては、Ｐ型基板１の表面にＮウエル２が形成されており、Ｎウエル２上にはゲート絶縁膜６が設けられており、ゲート絶縁膜６上にはゲート電極としてＰ型ポリシリコン層５が設けられている。Ｐ型ポリシリコン層５はＰチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。Ｐ型ポリシリコン層５においては、ポリシリコン層中にＰ型不純物として例えばボロン（Ｂ）が１×１０２０乃至１×１０２１ｃｍ−３の濃度で注入されており、Ｐ型ポリシリコン層５の仕事関数は例えば５．０ｅＶである。
【００２９】
また、Ｎウエル２の表面には、垂直方向から見てＰ型ポリシリコン層５を挟むように、２ヶ所にＮ＋拡散層３が形成されている。垂直方向から見ると、Ｎ＋拡散層３はＰ型ポリシリコン層５に隣接しているが、Ｐ型ポリシリコン層５の下にはゲート絶縁膜６が設けられているため、Ｎ＋拡散層３とＰ型ポリシリコン層５とはゲート絶縁膜６により絶縁されている。Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜６及びＰ型ポリシリコン層５により、バラクタ素子１４が形成されている。
【００３０】
そして、バラクタ素子１３及び１４において、Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５はゲート端子７に接続されており、Ｎ＋拡散層３はＳＤ端子８に接続されている。これにより、バラクタ素子１３及び１４は相互に並列に接続されている。
【００３１】
次に、本実施形態に係る電圧制御可変容量素子の動作について説明する。前述の従来のバラクタ素子を備えた電圧制御可変容量素子（図４参照）と同様に、本実施形態に係る電圧制御可変容量素子においても、ゲート端子７とＳＤ端子８との間に印加する電圧を変化させることにより、Ｎウエル２とＮ型ポリシリコン層４及びＰ型ポリシリコン層５との間の容量を変化させることができる。
【００３２】
図２において、線２１はバラクタ素子１３のＣ−Ｖカーブを示す。前述の如く、バラクタ素子１３とはゲート電極としてＮ型ポリシリコン層４を設けた素子である。また、線２２はゲート電極としてＰ型ポリシリコン層５が設けられたバラクタ素子１４のＣ−Ｖカーブを示す。前述の如く、Ｎ型ポリシリコンの仕事関数は約４．０ｅＶであり、Ｐ型ポリシリコンの仕事関数は約５．０ｅＶであり、Ｐ型ポリシリコンの仕事関数はＮ型ポリシリコンの仕事関数よりも約１．０ｅＶ高いため、線２２は線２１と比較して、高電圧側に約１．０ｅＶシフトしている。
【００３３】
そして、線２４は、１個のバラクタ素子１３及び１個のバラクタ素子１４を並列に接続した電圧制御可変容量素子全体のＣ−Ｖカーブを示す。但し、この電圧制御可変容量素子全体のＣ−Ｖカーブ（線２４）を、バラクタ素子１３単独のＣ−Ｖカーブ（線２１）及びバラクタ素子１４単独のＣ−Ｖカーブ（線２２）と比較するために、線２４は線２１及び２２と比較して、容量値を（１／２）倍にして示している。図２に示すように、本実施形態に係る電圧制御可変容量素子においては、バラクタ素子１３及び１４を設け、両者を相互に並列に接続することにより、Ｃ−Ｖカーブの傾きが緩やかになる。
【００３４】
また、図２に示す線２３は、２個のバラクタ素子１３及び１個のバラクタ素子１４を相互に平行に接続したものである。更に、線２５は、１個のバラクタ素子１３及び２個のバラクタ素子１４を相互に平行に接続したものである。但し、線２３及び２５は線２１及び２２と比較して、容量値を（１／３）倍にして示している。
【００３５】
このように、本実施形態においては、バラクタ素子１３のゲート電極をＮ型ポリシリコン層４により形成し、バラクタ素子１４のゲート電極をＰ型ポリシリコン層５により形成し、相互に並列に接続するバラクタ素子１３及び１４の個数を選択することにより、電圧制御可変容量素子の高周波Ｃ−Ｖ特性、特に、容量が大きく変化する電圧範囲のＣ−Ｖカーブの形状を選択することができる。即ち、バラクタ素子１３及び１４の個数は、ゲート端子７とＳＤ端子８との間に印加される電圧と、Ｎウエル２とＮ型ポリシリコン層４及びＰ型ポリシリコン層５との間の容量との所望の相関関係に応じて設定される。また、高周波Ｃ−Ｖ特性を変化させても、ゲート電極の単位面積あたりの容量の最大値及び最小値が変化することがなく、回路設計が容易である。
【００３６】
また、バラクタ素子１３及び１４のゲート電極材料として、半導体集積回路の形成材料、例えばＭＯＳＦＥＴのゲート電極材料等に汎用的に使用されるＮ型ポリシリコン及びＰ型ポリシリコンを使用することにより、既存のプロセスを修正及び新たなプロセスを追加することなく、本実施形態の電圧制御可変容量素子を製造することができる。
【００３７】
更に、本実施形態においては、１又は複数のバラクタ素子１３及び１４を並列に接続することのみにより電圧制御可変容量素子を形成することができ、例えば特許文献１に示されている電圧降下手段のようなバラクタ素子以外の特別な回路を必要としない。このため、電圧制御可変容量素子が大型化及び高電圧化することがない。
【００３８】
更にまた、本実施形態の電圧制御可変容量素子においては、Ｎウエル２の表面にＮ＋拡散層３が形成されているため、このＮ＋拡散層３がＮウエル２のコンタクトとして機能し、ＳＤ端子８に印加された電圧を確実にＮウエル２に伝達することができる。
【００３９】
なお、本実施形態においては、Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５の表面にシリサイドを形成してもよい。又は、Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５上に、抵抗率がＮ型ポリシリコン層４及びＰ型ポリシリコン層５の抵抗率よりも低い材料からなる低抵抗層を積層してもよい。これにより、ゲート端子７とＮ型ポリシリコン層４及びＰ型ポリシリコン層５との間の抵抗値を低減し、ゲート端子７に印加された電位を、より確実にＮ型ポリシリコン層４及び／又はＰ型ポリシリコン層５に伝達することができる。
【００４０】
次に、本発明の第２の実施形態について説明する。図３は本実施形態に係る電圧制御可変容量素子を示す断面図である。図３に示すように、本実施形態においては、前述の第１の実施形態におけるバラクタ素子１４（図１参照）の替わりに、バラクタ素子１５が設けられている。即ち、本実施形態に係る電圧制御可変容量素子においては、バラクタ素子１３及び１５が設けられている。バラクタ素子１５においては、バラクタ素子１４とは異なり、垂直方向から見て、Ｐ型ポリシリコン層５とＮ＋拡散層３とが相互に離隔している。そして、Ｎウエル２の表面におけるＰ型ポリシリコン層５とＮ＋拡散層３との間の領域にはＰ＋拡散層９が形成されている。Ｐ＋拡散層９は電気的にフローティング状態となっていてもよく、Ｐ＋拡散層９及びＮ＋拡散層３の表面をシリサイド化することにより、Ｎ＋拡散層３に接続されていてもよい。バラクタ素子１５における上記以外の構成はバラクタ素子１４と同じである。そして、本実施形態に係る電圧制御可変容量素子における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００４１】
本実施形態においては、垂直方向から見て、Ｐ型ポリシリコン層５とＮ＋拡散層３との間にＰ＋拡散層９が形成されている。このため、この電圧制御可変容量素子の製造工程におけるＰ型ポリシリコン層５の形成工程において、ポリシリコン層をパターニングした後、このポリシリコン層にイオン注入によりＰ型不純物をドーピングする際に、Ｎ＋拡散層３にＰ型不純物が注入される虞がない。即ち、Ｐ型不純物の注入工程においてマージンを確保し、Ｎ＋拡散層３にＰ型不純物が注入されることを防止できる。但し、Ｐ型不純物のイオン注入の位置精度が十分に高い場合には、Ｐ＋拡散層９を設ける必要はない。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００４２】
なお、前述の第１及び第２の実施形態においては、ゲート電極を形成する材料としてＮ型ポリシリコン及びＰ型ポリシリコンを使用する例を示したが、本発明はこれに限定されず、半導体集積回路を形成する材料として使用される材料であり、相互に仕事関数が異なる材料であれば、どのような材料の組み合わせでもよく、例えば、金属材料を使用してもよい。
【００４３】
また、前述の第１及び第２の実施形態は、電圧制御可変容量素子の回路設計時に、相互に並列に接続するバラクタ素子の個数を選択する例であるが、本発明はこれに限定されない。即ち、設計時においては多めにバラクタ素子を形成しておき、各バラクタ素子間にスイッチを設け、このスイッチを開閉することにより、並列に接続するバラクタ素子の数を選択してもよい。これにより、バラクタ素子の個数に冗長性を持たせ、電圧制御可変容量素子の使用中に高周波Ｃ−Ｖ特性を変更することができる。
【００４４】
【発明の効果】
以上詳述したように、本発明によれば、電圧制御可変容量素子において、ゲート電極の仕事関数が相互に異なる第１及び第２のバラクタ素子を任意の個数設け、これらの第１及び第２のバラクタ素子を相互に並列に接続することにより、高周波Ｃ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の電極形成材料として、半導体集積回路において通常使用される材料を使用することにより、この電圧制御可変容量素子を、半導体集積回路の製造工程における既存のプロセスの修正及び新たなプロセスの追加なく製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電圧制御可変容量素子を示す断面図である。
【図２】横軸にＳＤ端子に対するゲート端子の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、本実施形態に係る電圧制御可変容量素子の高周波Ｃ−Ｖ特性を示すグラフ図である。
【図３】本発明の第２の実施形態に係る電圧制御可変容量素子を示す断面図である。
【図４】従来の電圧制御可変容量素子を示す断面図である。
【図５】横軸にゲート・ＳＤ間の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、Ｎウエルの不純物濃度を変化させたときの高周波Ｃ−Ｖ特性を示すグラフ図である。
【符号の説明】
１；Ｐ型基板
２；Ｎウエル
３；Ｎ＋拡散層
４；Ｎ型ポリシリコン層
５；Ｐ型ポリシリコン層
６；ゲート絶縁膜
７；ゲート端子
８；ＳＤ端子
９；Ｐ＋拡散層
１１；Ｎ型ポリシリコン層
１３、１４、１５；バラクタ素子
２１〜２５；線（Ｃ−Ｖカーブ）
３１；矢印
【発明の属する技術分野】
本発明は複数のバラクタ素子からなる電圧制御可変容量素子に関し、特に、印加する電圧と容量との相関関係を選択することができる電圧制御可変容量素子に関する。
【０００２】
【従来の技術】
従来より、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の発振周波数の制御には電圧制御可変容量素子が使用されている。そして、電圧制御可変容量素子には、ＭＯＳ型のバラクタ素子が一般的に使用されている。
【０００３】
図４は従来の電圧制御可変容量素子を示す断面図である。図４に示す従来の電圧制御可変容量素子は、半導体集積回路中に設けられており、ＭＯＳ型のバラクタ素子を使用するものである。図４に示すように、この電圧制御可変容量素子においては、Ｐ型基板１が設けられており、このＰ型基板１の表面にＮウエル２が形成されている。Ｎウエル２はこのバラクタ素子が設けられている半導体集積回路において、ＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）のＮウエルを形成するときに形成されたものである。
【０００４】
また、Ｎウエル２上にはゲート絶縁膜６が設けられており、このゲート絶縁膜６上にはＮ型ポリシリコン層１１が設けられている。そして、Ｎ型ポリシリコン層１１はゲート端子７に接続されている。なお、ゲート絶縁膜６はＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、Ｎ型ポリシリコン層１１はＮチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。
【０００５】
また、Ｎウエル２の表面には２ヶ所にＮ＋拡散層３が形成されている。Ｎ＋拡散層３は、Ｐ型基板１の表面に垂直な方向（以下、単に垂直方向という）から見て、Ｎ型ポリシリコン層１１を挟むように形成されている。Ｎ＋拡散層３はＮチャネルＭＯＳＦＥＴのソース・ドレインと同時に形成されたものである。そして、Ｎ＋拡散層３はＳＤ端子８に接続されている。これにより、Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜６及びＮ型ポリシリコン層１１により、バラクタ素子が形成されている。
【０００６】
この従来の電圧制御可変容量素子においては、ゲート端子７とＳＤ端子８との間に印加する電圧を変化させることにより、Ｎウエル２とＮ型ポリシリコン層１１との間の容量を変化させることができる。即ち、ゲート端子７に正電位を印加し、ＳＤ端子８に負電位を印加して、両端子間の電圧を十分に大きくすると、バラクタ素子はアキュムレーション状態となって、バラクタ素子の容量値はほぼゲート絶縁膜６の容量値となり、最大値となる。一方、ゲート端子７の電位を負に変化させていくと、Ｎウエル２におけるＮ型ポリシリコン層１１の直下域に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量が減少していく。そして、ゲート端子７の電位を十分に低くすると、空乏層の拡がりが飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。
【０００７】
上述の如く、このバラクタ素子を使用した電圧制御可変容量素子は、半導体集積回路のＮチャネル及びＰチャネルのＭＯＳＦＥＴを形成する工程において同時に形成することができ、半導体集積回路の製造プロセスを修正したり、新たなプロセスを追加したりすることなく形成できるという利点がある。
【０００８】
しかしながら、この従来の電圧制御可変容量素子には以下に示すような問題点がある。ＭＯＳ型のバラクタ素子はＭＯＳＦＥＴの製造プロセスによりＭＯＳＦＥＴと同時に形成するため、その特性がＭＯＳＦＥＴの形成条件により決定されてしまう。ところが、このバラクタ素子をＶＣＯの発振周波数の制御に使用する場合には、ゲート・基板間の容量の電圧依存性、即ち高周波Ｃ−Ｖ特性は、この電圧制御可変容量素子が組み込まれるＶＣＯ等の回路に応じて、最適に調整されることが好ましい。例えば、電圧と容量との相関関係を示す曲線（Ｃ−Ｖカーブ）があまり急峻であると、ＶＣＯの発振周波数の制御が困難になる。
【０００９】
電圧制御可変容量素子の高周波Ｃ−Ｖ特性を変化させるだけであれば、例えば図４に示すＮウエル２の不純物濃度を変化させる方法がある。図５は横軸にゲート・ＳＤ間の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、Ｎウエル２（図４参照）の不純物濃度を１×１０１７乃至１×１０１８ｃｍ−３の範囲で変化させたときの高周波Ｃ−Ｖ特性を示すグラフ図である。図５に示すように、Ｎウエル２の不純物濃度を増大させていくと、Ｃ−Ｖカーブは矢印３１の方向に変化する。
【００１０】
このように、Ｎウエルの不純物濃度を増加させれば、バラクタ素子の高周波Ｃ−Ｖ特性を変化させ、Ｃ−Ｖカーブを緩やかにすることはできる。しかしながら、Ｎウエルの不純物濃度を最適に制御するためには、このＮウエルに不純物を注入する特別な工程が必要となり、ＰチャネルＭＯＳＦＥＴのＮウエルを形成する際に同時に形成できなくなってしまう。又は、ＰチャネルＭＯＳＦＥＴの製造工程に修正が必要となり、ＰチャネルＭＯＳＦＥＴの特性が変化してしまう。また、図５に示すように、Ｎウエルの不純物濃度が変化すると、空乏層の拡がり方も変化し、容量の最小値が変化してしまう。ＶＣＯにおいては、電圧制御可変容量素子の容量の最小値がＶＣＯの発振周波数の上限値を決定し、容量の最大値がＶＣＯの発振周波数の下限値を決定するため、電圧制御可変容量素子における容量の最小値が変化してしまうことは、ＶＣＯの発振周波数の範囲が変化してしまうため、好ましくない。
【００１１】
また、電圧制御可変容量素子の特性を変化させるだけであれば、ゲート絶縁膜を形成する材料若しくは膜厚を変化させる方法、又はゲート電極の形状を変化させる方法も考えられるが、前述のＮウエルの不純物濃度を変化させる方法と同様に、特別なプロセスを追加するか、ＭＯＳＦＥＴの形成条件を修正する必要があるため、現実的ではない。
【００１２】
更に、従来、電圧降下手段及び複数のバラクタ素子を設け、電圧降下手段により複数種類の電圧を発生させ、この複数種類の電圧をバラクタ素子に印加することにより、容量値の変化率を任意に設定可能にする技術が開示されている（例えば、特許文献１参照。）。
【００１３】
【特許文献１】
特開２００２−４３８４２号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示す問題点がある。特許文献１に記載された技術においては、電圧降下手段を設ける必要があるため、回路構成が複雑になり大型化するという問題点がある。また、この回路は、制御電圧が十分に高くないと動作しないため、半導体集積回路の低電圧化を図るうえで、阻害要因になるという問題点がある。
【００１５】
本発明はかかる問題点に鑑みてなされたものであって、従来の製造プロセスを変更したり、新たなプロセスを追加したりすることなく製造でき、回路が大型化及び高電圧化することがなく、電極の単位面積あたりの容量の最大値及び最小値が変動することがなく、高周波Ｃ−Ｖ特性を任意に選択できる電圧制御可変容量素子を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る電圧制御可変容量素子は、相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子を有し、前記第１及び第２のバラクタ素子は、夫々第１の端子に接続された第１の導電領域と、第２の端子に接続され前記第１の導電領域と共に容量を形成する第２の導電領域と、を有し、前記第１のバラクタ素子における前記第２の導電領域を形成する材料の仕事関数は、前記第２のバラクタ素子における前記第２の導電領域を形成する材料の仕事関数と異なり、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記第１の導電領域と前記第２の導電領域との間の容量との所望の相関関係に応じて設定されることを特徴とする。
【００１７】
本発明においては、第１及び第２のバラクタ素子における第２の導電領域を、相互に仕事関数が異なる材料により形成することにより、第１のバラクタ素子の高周波Ｃ−Ｖ特性と、第２のバラクタ素子の高周波Ｃ−Ｖ特性とを、相互に異ならせることができる。そして、任意の数の第１及び第２のバラクタ素子を相互に並列に接続することにより、全体の高周波Ｃ−Ｖ特性を任意に選択することができる。また、第２の導電領域を形成する材料として、半導体集積回路において通常使用される材料を選択することにより、既存のプロセスを修正及び新たなプロセスを追加することなく、本発明の電圧制御可変容量素子を製造することができる。更に、本発明の電圧制御可変容量素子は、複数のバラクタ素子を並列に接続するだけで形成でき、バラクタ素子以外の特別な回路を必要としないため、素子が大型化及び高電圧化することがない。
【００１８】
また、前記第１の導電領域が基板の表面に形成されたウエルであり、前記第２の導電領域が前記ウエルの上方に設けられた電極であり、前記ウエルと前記電極との間に絶縁膜が設けられていてもよく、前記第１のバラクタ素子の第２の導電領域を形成する材料がＰ型ポリシリコンであり、前記第２のバラクタ素子の第２の導電領域を形成する材料がＮ型ポリシリコンであってもよい。これにより、本発明に係る電圧制御可変容量素子を、半導体集積回路を製造する通常の工程において、容易に形成することができる。
【００１９】
本発明に係る他の電圧制御可変容量素子は、基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記電極を形成する材料の仕事関数は、前記第２のバラクタ素子における前記電極を形成する材料の仕事関数と異なり、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする。
【００２０】
本発明においては、第１及び第２のバラクタ素子において、ウエル及び電極により容量が形成される。そして、第１及び第２のバラクタ素子の電極を、相互に仕事関数が異なる材料により形成することにより、第１のバラクタ素子の高周波Ｃ−Ｖ特性と、第２のバラクタ素子の高周波Ｃ−Ｖ特性とを、相互に異ならせることができる。そして、任意の数の第１及び第２のバラクタ素子を相互に並列に接続することにより、全体の高周波Ｃ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の電極形成材料として、半導体集積回路において通常使用される材料を選択することにより、既存の半導体集積回路の製造プロセスを修正することなく、また、新たなプロセスを追加することなく、本発明の電圧制御可変容量素子を製造することができる。更に、本発明の電圧制御可変容量素子は、複数のバラクタ素子を並列に接続するだけで形成でき、バラクタ素子以外の特別な回路を必要としないため、素子が大型化及び高電圧化することがない。更にまた、本発明においては、電圧制御可変容量素子の高周波Ｃ−Ｖ特性を変化させても、電極の単位面積あたりの容量の最大値及び最小値が変化することがなく、回路設計が容易である。
【００２１】
また、本発明に係る電圧制御可変容量素子においては、前記ウエルの表面にこのウエルと同じ導電型であり前記第１の端子に接続された拡散領域が形成されていることが好ましい。これにより、この拡散領域がウエルのコンタクトとして機能し、第１の端子に印加された電圧をより確実にウエルに伝達することができる。
【００２２】
更に、前記基板の表面に垂直な方向から見て、前記拡散領域が前記電極を挟むような２ヶ所の位置に形成されていることが好ましい。そして、前記第１又は第２のバラクタ素子において、前記電極が前記拡散領域とは異なる導電型の半導体材料からなるとき、前記基板の表面に垂直な方向から見て、この電極と前記拡散領域との間に、前記半導体材料と同じ導電型の他の拡散領域が形成されていてもよい。これにより、電極に前記拡散領域とは異なる導電型の不純物を注入する際にマージンを確保し、製造を容易にすることができる。
【００２３】
更にまた、前記第１のバラクタ素子における前記電極を形成する材料がＰ型ポリシリコンであり、前記第２のバラクタ素子における前記電極を形成する材料がＮ型ポリシリコンであることが好ましい。更にまた、前記基板が前記ウエルとは異なる導電型の半導体基板であってもよい。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は、本実施形態に係る電圧制御可変容量素子を示す断面図であり、図２は、横軸にＳＤ端子に対するゲート端子の電圧、即ち、ゲート・ＳＤ間電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、本実施形態に係る電圧制御可変容量素子の高周波Ｃ−Ｖ特性を示すグラフ図である。
【００２５】
本実施形態に係る電圧制御可変容量素子は半導体集積回路中に作り込まれており、この半導体集積回路には、本実施形態に係る電圧制御可変容量素子の他に、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴも形成されている。図１に示すように、この電圧制御可変容量素子は複数のＭＯＳ型のバラクタ素子を備えている。この電圧制御可変容量素子においては、Ｐ型基板１が設けられており、このＰ型基板１の表面にはバラクタ素子１３及び１４が設けられている。後述するように、バラクタ素子１３及び１４は、そのゲート電極の仕事関数が相互に異なるバラクタ素子である。図１においては、バラクタ素子１３及び１４は夫々１個ずつ示されているが、バラクタ素子１３及び／又は１４は複数個設けられていてもよい。
【００２６】
バラクタ素子１３においては、Ｐ型基板１の表面にＮウエル２が形成されている。Ｎウエル２は、半導体集積回路において、ＰチャネルＭＯＳＦＥＴのＮウエルを形成するときに形成されたものである。また、Ｎウエル２上にはゲート絶縁膜６が設けられており、このゲート絶縁膜６上にはゲート電極としてＮ型ポリシリコン層４が設けられている。即ち、Ｎ型ポリシリコン層４はＮウエル２と共にゲート絶縁膜６を挟むように設けられている。Ｎ型ポリシリコン層４においては、ポリシリコン層中にＮ型不純物として例えば砒素（Ａｓ）が１×１０２０乃至１×１０２１ｃｍ−３の濃度で注入されており、Ｎ型ポリシリコン層４の仕事関数は例えば４．０ｅＶである。なお、ゲート絶縁膜６はＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、Ｎ型ポリシリコン層４はＮチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。
【００２７】
更に、Ｎウエル２の表面には２ヶ所にＮ＋拡散層３が形成されている。Ｎ＋拡散層３は、垂直方向から見て、Ｎ型ポリシリコン層４を挟むように形成されている。Ｎ＋拡散層３はＮチャネルＭＯＳＦＥＴのソース・ドレインと同時に形成されたものである。垂直方向から見ると、Ｎ＋拡散層３はＮ型ポリシリコン層４に隣接している。但し、Ｎ型ポリシリコン層４の下にはゲート絶縁膜６が設けられているため、Ｎ＋拡散層３とＮ型ポリシリコン層４とはゲート絶縁膜６により絶縁されている。これにより、Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜６及びＮ型ポリシリコン層４により、バラクタ素子１３が形成されている。
【００２８】
同様に、バラクタ素子１４においては、Ｐ型基板１の表面にＮウエル２が形成されており、Ｎウエル２上にはゲート絶縁膜６が設けられており、ゲート絶縁膜６上にはゲート電極としてＰ型ポリシリコン層５が設けられている。Ｐ型ポリシリコン層５はＰチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。Ｐ型ポリシリコン層５においては、ポリシリコン層中にＰ型不純物として例えばボロン（Ｂ）が１×１０２０乃至１×１０２１ｃｍ−３の濃度で注入されており、Ｐ型ポリシリコン層５の仕事関数は例えば５．０ｅＶである。
【００２９】
また、Ｎウエル２の表面には、垂直方向から見てＰ型ポリシリコン層５を挟むように、２ヶ所にＮ＋拡散層３が形成されている。垂直方向から見ると、Ｎ＋拡散層３はＰ型ポリシリコン層５に隣接しているが、Ｐ型ポリシリコン層５の下にはゲート絶縁膜６が設けられているため、Ｎ＋拡散層３とＰ型ポリシリコン層５とはゲート絶縁膜６により絶縁されている。Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜６及びＰ型ポリシリコン層５により、バラクタ素子１４が形成されている。
【００３０】
そして、バラクタ素子１３及び１４において、Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５はゲート端子７に接続されており、Ｎ＋拡散層３はＳＤ端子８に接続されている。これにより、バラクタ素子１３及び１４は相互に並列に接続されている。
【００３１】
次に、本実施形態に係る電圧制御可変容量素子の動作について説明する。前述の従来のバラクタ素子を備えた電圧制御可変容量素子（図４参照）と同様に、本実施形態に係る電圧制御可変容量素子においても、ゲート端子７とＳＤ端子８との間に印加する電圧を変化させることにより、Ｎウエル２とＮ型ポリシリコン層４及びＰ型ポリシリコン層５との間の容量を変化させることができる。
【００３２】
図２において、線２１はバラクタ素子１３のＣ−Ｖカーブを示す。前述の如く、バラクタ素子１３とはゲート電極としてＮ型ポリシリコン層４を設けた素子である。また、線２２はゲート電極としてＰ型ポリシリコン層５が設けられたバラクタ素子１４のＣ−Ｖカーブを示す。前述の如く、Ｎ型ポリシリコンの仕事関数は約４．０ｅＶであり、Ｐ型ポリシリコンの仕事関数は約５．０ｅＶであり、Ｐ型ポリシリコンの仕事関数はＮ型ポリシリコンの仕事関数よりも約１．０ｅＶ高いため、線２２は線２１と比較して、高電圧側に約１．０ｅＶシフトしている。
【００３３】
そして、線２４は、１個のバラクタ素子１３及び１個のバラクタ素子１４を並列に接続した電圧制御可変容量素子全体のＣ−Ｖカーブを示す。但し、この電圧制御可変容量素子全体のＣ−Ｖカーブ（線２４）を、バラクタ素子１３単独のＣ−Ｖカーブ（線２１）及びバラクタ素子１４単独のＣ−Ｖカーブ（線２２）と比較するために、線２４は線２１及び２２と比較して、容量値を（１／２）倍にして示している。図２に示すように、本実施形態に係る電圧制御可変容量素子においては、バラクタ素子１３及び１４を設け、両者を相互に並列に接続することにより、Ｃ−Ｖカーブの傾きが緩やかになる。
【００３４】
また、図２に示す線２３は、２個のバラクタ素子１３及び１個のバラクタ素子１４を相互に平行に接続したものである。更に、線２５は、１個のバラクタ素子１３及び２個のバラクタ素子１４を相互に平行に接続したものである。但し、線２３及び２５は線２１及び２２と比較して、容量値を（１／３）倍にして示している。
【００３５】
このように、本実施形態においては、バラクタ素子１３のゲート電極をＮ型ポリシリコン層４により形成し、バラクタ素子１４のゲート電極をＰ型ポリシリコン層５により形成し、相互に並列に接続するバラクタ素子１３及び１４の個数を選択することにより、電圧制御可変容量素子の高周波Ｃ−Ｖ特性、特に、容量が大きく変化する電圧範囲のＣ−Ｖカーブの形状を選択することができる。即ち、バラクタ素子１３及び１４の個数は、ゲート端子７とＳＤ端子８との間に印加される電圧と、Ｎウエル２とＮ型ポリシリコン層４及びＰ型ポリシリコン層５との間の容量との所望の相関関係に応じて設定される。また、高周波Ｃ−Ｖ特性を変化させても、ゲート電極の単位面積あたりの容量の最大値及び最小値が変化することがなく、回路設計が容易である。
【００３６】
また、バラクタ素子１３及び１４のゲート電極材料として、半導体集積回路の形成材料、例えばＭＯＳＦＥＴのゲート電極材料等に汎用的に使用されるＮ型ポリシリコン及びＰ型ポリシリコンを使用することにより、既存のプロセスを修正及び新たなプロセスを追加することなく、本実施形態の電圧制御可変容量素子を製造することができる。
【００３７】
更に、本実施形態においては、１又は複数のバラクタ素子１３及び１４を並列に接続することのみにより電圧制御可変容量素子を形成することができ、例えば特許文献１に示されている電圧降下手段のようなバラクタ素子以外の特別な回路を必要としない。このため、電圧制御可変容量素子が大型化及び高電圧化することがない。
【００３８】
更にまた、本実施形態の電圧制御可変容量素子においては、Ｎウエル２の表面にＮ＋拡散層３が形成されているため、このＮ＋拡散層３がＮウエル２のコンタクトとして機能し、ＳＤ端子８に印加された電圧を確実にＮウエル２に伝達することができる。
【００３９】
なお、本実施形態においては、Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５の表面にシリサイドを形成してもよい。又は、Ｎ型ポリシリコン層４及びＰ型ポリシリコン層５上に、抵抗率がＮ型ポリシリコン層４及びＰ型ポリシリコン層５の抵抗率よりも低い材料からなる低抵抗層を積層してもよい。これにより、ゲート端子７とＮ型ポリシリコン層４及びＰ型ポリシリコン層５との間の抵抗値を低減し、ゲート端子７に印加された電位を、より確実にＮ型ポリシリコン層４及び／又はＰ型ポリシリコン層５に伝達することができる。
【００４０】
次に、本発明の第２の実施形態について説明する。図３は本実施形態に係る電圧制御可変容量素子を示す断面図である。図３に示すように、本実施形態においては、前述の第１の実施形態におけるバラクタ素子１４（図１参照）の替わりに、バラクタ素子１５が設けられている。即ち、本実施形態に係る電圧制御可変容量素子においては、バラクタ素子１３及び１５が設けられている。バラクタ素子１５においては、バラクタ素子１４とは異なり、垂直方向から見て、Ｐ型ポリシリコン層５とＮ＋拡散層３とが相互に離隔している。そして、Ｎウエル２の表面におけるＰ型ポリシリコン層５とＮ＋拡散層３との間の領域にはＰ＋拡散層９が形成されている。Ｐ＋拡散層９は電気的にフローティング状態となっていてもよく、Ｐ＋拡散層９及びＮ＋拡散層３の表面をシリサイド化することにより、Ｎ＋拡散層３に接続されていてもよい。バラクタ素子１５における上記以外の構成はバラクタ素子１４と同じである。そして、本実施形態に係る電圧制御可変容量素子における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００４１】
本実施形態においては、垂直方向から見て、Ｐ型ポリシリコン層５とＮ＋拡散層３との間にＰ＋拡散層９が形成されている。このため、この電圧制御可変容量素子の製造工程におけるＰ型ポリシリコン層５の形成工程において、ポリシリコン層をパターニングした後、このポリシリコン層にイオン注入によりＰ型不純物をドーピングする際に、Ｎ＋拡散層３にＰ型不純物が注入される虞がない。即ち、Ｐ型不純物の注入工程においてマージンを確保し、Ｎ＋拡散層３にＰ型不純物が注入されることを防止できる。但し、Ｐ型不純物のイオン注入の位置精度が十分に高い場合には、Ｐ＋拡散層９を設ける必要はない。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００４２】
なお、前述の第１及び第２の実施形態においては、ゲート電極を形成する材料としてＮ型ポリシリコン及びＰ型ポリシリコンを使用する例を示したが、本発明はこれに限定されず、半導体集積回路を形成する材料として使用される材料であり、相互に仕事関数が異なる材料であれば、どのような材料の組み合わせでもよく、例えば、金属材料を使用してもよい。
【００４３】
また、前述の第１及び第２の実施形態は、電圧制御可変容量素子の回路設計時に、相互に並列に接続するバラクタ素子の個数を選択する例であるが、本発明はこれに限定されない。即ち、設計時においては多めにバラクタ素子を形成しておき、各バラクタ素子間にスイッチを設け、このスイッチを開閉することにより、並列に接続するバラクタ素子の数を選択してもよい。これにより、バラクタ素子の個数に冗長性を持たせ、電圧制御可変容量素子の使用中に高周波Ｃ−Ｖ特性を変更することができる。
【００４４】
【発明の効果】
以上詳述したように、本発明によれば、電圧制御可変容量素子において、ゲート電極の仕事関数が相互に異なる第１及び第２のバラクタ素子を任意の個数設け、これらの第１及び第２のバラクタ素子を相互に並列に接続することにより、高周波Ｃ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の電極形成材料として、半導体集積回路において通常使用される材料を使用することにより、この電圧制御可変容量素子を、半導体集積回路の製造工程における既存のプロセスの修正及び新たなプロセスの追加なく製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電圧制御可変容量素子を示す断面図である。
【図２】横軸にＳＤ端子に対するゲート端子の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、本実施形態に係る電圧制御可変容量素子の高周波Ｃ−Ｖ特性を示すグラフ図である。
【図３】本発明の第２の実施形態に係る電圧制御可変容量素子を示す断面図である。
【図４】従来の電圧制御可変容量素子を示す断面図である。
【図５】横軸にゲート・ＳＤ間の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、Ｎウエルの不純物濃度を変化させたときの高周波Ｃ−Ｖ特性を示すグラフ図である。
【符号の説明】
１；Ｐ型基板
２；Ｎウエル
３；Ｎ＋拡散層
４；Ｎ型ポリシリコン層
５；Ｐ型ポリシリコン層
６；ゲート絶縁膜
７；ゲート端子
８；ＳＤ端子
９；Ｐ＋拡散層
１１；Ｎ型ポリシリコン層
１３、１４、１５；バラクタ素子
２１〜２５；線（Ｃ−Ｖカーブ）
３１；矢印
Claims (12)
- 相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子を有し、前記第１及び第２のバラクタ素子は、夫々第１の端子に接続された第１の導電領域と、第２の端子に接続され前記第１の導電領域と共に容量を形成する第２の導電領域と、を有し、前記第１のバラクタ素子における前記第２の導電領域を形成する材料の仕事関数は、前記第２のバラクタ素子における前記第２の導電領域を形成する材料の仕事関数と異なり、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記第１の導電領域と前記第２の導電領域との間の容量との所望の相関関係に応じて設定されることを特徴とする電圧制御可変容量素子。
- 前記第１の導電領域が基板の表面に形成されたウエルであり、前記第２の導電領域が前記ウエルの上方に設けられた電極であり、前記ウエルと前記電極との間に絶縁膜が設けられていることを特徴とする請求項１に記載の電圧制御可変容量素子。
- 前記第１のバラクタ素子の第２の導電領域を形成する材料がＰ型ポリシリコンであり、前記第２のバラクタ素子の第２の導電領域を形成する材料がＮ型ポリシリコンであることを特徴とする請求項１又は２に記載の電圧制御可変容量素子。
- 基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記電極を形成する材料の仕事関数は、前記第２のバラクタ素子における前記電極を形成する材料の仕事関数と異なり、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする電圧制御可変容量素子。
- 前記ウエルの表面にこのウエルと同じ導電型であり前記第１の端子に接続された拡散領域が形成されていることを特徴とする請求項４に記載の電圧制御可変容量素子。
- 前記基板の表面に垂直な方向から見て、前記拡散領域が前記電極を挟むような２ヶ所の位置に形成されていることを特徴とする請求項５に記載の電圧制御可変容量素子。
- 前記第１又は第２のバラクタ素子において、前記電極が前記拡散領域とは異なる導電型の半導体材料からなり、前記基板の表面に垂直な方向から見て、この電極と前記拡散領域との間に、前記半導体材料と同じ導電型の他の拡散領域が形成されていることを特徴とする請求項６に記載の電圧制御可変容量素子。
- 前記第１のバラクタ素子における前記電極を形成する材料がＰ型ポリシリコンであり、前記第２のバラクタ素子における前記電極を形成する材料がＮ型ポリシリコンであることを特徴とする請求項４乃至７のいずれか１項に記載の電圧制御可変容量素子。
- 前記基板が前記ウエルとは異なる導電型の半導体基板であることを特徴とする請求項４乃至８のいずれか１項に記載の電圧制御可変容量素子。
- 前記第１及び第２のバラクタ素子が各１個ずつ設けられていることを特徴とする請求項１乃至９のいずれか１項に記載の電圧制御可変容量素子。
- 前記第１及び第２のバラクタ素子のうち、一方が２個設けられており、他方が１個設けられていることを特徴とする請求項１乃至９のいずれか１項に記載の電圧制御可変容量素子。
- 前記第１のバラクタ素子間、前記第２のバラクタ素子間、及び前記第１のバラクタ素子と前記第２のバラクタ素子との間のうち少なくとも１ヶ所に設けられたスイッチを有することを特徴とする請求項１乃至１１のいずれか１項に記載の電圧制御可変容量素子。
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