KR100792705B1 - 병렬 바랙터를 이용한 커패시터 - Google Patents

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Abstract

본 발명은 커패시터(Capacitor)에 관한 것이다.
본 발명에 따른 병렬 바랙터를 이용한 커패시터는 제1 애노드 단자와 제1 캐소드 단자에 인가되는 전압에 대응하여 제1 커패시턴스가 가변 되는 제1 바랙터(varactor); 및 제2 애노드 단자와 제2 캐소드 단자에 인가되는 전압에 대응하여 제2 커패시턴스가 가변 되는 제2 바랙터를 포함하고, 제1 애노드 단자는 제2 캐소드 단자와 연결되고, 제1 캐소드 단자는 제2 애노드 단자와 연결되는 것을 특징으로 이루어진다.
커패시터(capacitor), 바랙터(varactor), MIM(Metal Insulator Metal), MOS(Series Metal-Oxide Semiconductor), 병렬(parallel), 직렬(series)

Description

병렬 바랙터를 이용한 커패시터{CAPACITOR USING PARALLEL VARACTOR}
도 1은 종래의 제1 및 제2 MIM(Metal-Insulator-Metal) 커패시터가 병렬(parallel)로 연결된 병렬 MIM 커패시터의 구조를 도시한 것이다.
도 2는 종래의 제1 및 제2 MOS(Metal-Oxide Semiconductor) 커패시터가 직렬(series)로 연결된 직렬 MOS 커패시터의 구조를 도시한 것이다.
도 3은 본 발명에 따른 병렬 바랙터(Varactor)를 이용한 커패시터의 구조를 도시한 것이다.
도 4a와 도 4b는 종래의 직렬 MOS 커패시터의 커패시턴스 특성을 설명하기 위하여 도시한 것이다.
도 5a와 도 5b는 본 발명에 따른 병렬 바랙터를 이용한 커패시터의 커패시턴스 특성을 설명하기 위하여 도시한 것이다.
도 6은 동일한 커패시턴스를 갖는 종래의 병렬 MIM 커패시터, 종래의 직렬 MOS 커패시터 및 본 발명에 따른 병렬 바랙터를 이용한 커패시터가 차지하는 면적을 비교하기 위하여 도시한 것이다.
도 7은 본 발명에 따른 병렬 바랙터를 이용한 커패시터가 포함된 필터의 주파수 응답 그래프를 도시한 것이다.
도 8은 p형 물질로 도핑된 기판(p-sub)에 n-웰(n-well)이 각각 2개가 형성된 것으로 본 발명에 따른 병렬 바랙터를 이용한 커패시터를 나타낸 단면도이다.
** 도면의 주요 부분에 관한 부호의 설명 **
300: 커패시터
310: 제1 바랙터(Varactor)
320: 제2 바랙터
본 발명은 커패시터(Capacitor)에 관한 것이다.
도 1은 제1 및 제2 MIM(Metal Insulator Metal) 커패시터(110, 120)가 병렬(parallel)로 연결된 종래의 병렬 MIM 커패시터(100)의 구조를 도시한 것이다.
도 1에 도시된 바와 같이, 종래의 병렬 MIM 커패시터(100)는 구조가 간단한 반면, 커패시턴스 밀도가 낮기 때문에 높은 커패시턴스가 요구되는 회로에서 사용할 경우 전체 회로의 부피가 커지는 문제점을 가지고 있다.
이러한 문제점을 해결하기 위한 것이 직렬(series) MOS(Metal-Oxide Semiconductor) 커패시터이다.
도 2는 종래의 직렬 MOS 커패시터(200)의 구조를 도시한 것이다.
도 2에 도시된 바와 같이, 종래의 직렬 MOS 커패시터(200)는 제1 및 제2 MOS 커패시터(210, 220)가 직렬로 연결되고, 제1 및 제2 MOS 커패시터(210, 220)의 사이에 500kΩ이상의 등가합성저항(R)이 삽입된다. 등가합성저항(R)은 제1 또는 제2 MOS 커패시터(210, 220)의 동작을 강반전(strong inversion) 영역에서 동작하도록 하는 역할을 한다. 그러나 이러한 구조에 의하더라도, 삽입된 등가합성저항(R)으로 인해 부피를 효과적으로 줄이지는 못하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 동일한 커패시턴스를 유지하면서도 크기가 작은 커패시터를 제공하는데 있다.
상술한 과제를 해결하기 위한 본 발명에 따른 병렬 바랙터를 이용한 커패시터는 제1 애노드 단자와 제1 캐소드 단자에 인가되는 전압에 대응하여 제1 커패시턴스가 가변 되는 제1 바랙터(varactor); 및 제2 애노드 단자와 제2 캐소드 단자에 인가되는 전압에 대응하여 제2 커패시턴스가 가변 되는 제2 바랙터; 를 포함하고, 상기 제1 애노드 단자는 상기 제2 캐소드 단자와 연결되고, 상기 제1 캐소드 단자는 상기 제2 애노드 단자와 연결되는 것을 특징으로 한다.
여기서, 상기 제1 커패시턴스와 상기 제2 커패시턴스의 합성 커패시턴스는 일정한 것이 바람직하다.
여기서, 상기 제1 바랙터와 상기 제2 바랙터는 MOS(Metal-Oxide Semiconductor)인 것이 바람직하다.
여기서, 상기 합성 커패시턴스는 상기 제1 바랙터의 MOS의 특성과 상기 제2 바랙터의 MOS의 특성을 변경시킴으로써 일정해지는 것이 바람직하다.
여기서, 상기 제1 바랙터의 MOS의 특성과 상기 제2 바랙터의 MOS의 특성은 채널의 폭과 채널의 길이 및 도핑농도에 대응하여 가변 되는 것이 바람직하다.
여기서, 상기 제1 커패시턴스는 상기 제2 커패시턴스와 같은 것이 바람직하다.
여기서, 상기 병렬 바랙터 커패시터는 플로팅(Floating) 커패시터인 것이 바람직하다.
여기서, 상기 병렬 바랙터 커패시터는 양단이 서로 대칭(symmetry)인 것이 바람직하다.
여기서, 상기 제1 바랙터와 상기 제2 바랙터는 같은 반도체 기판에 형성되는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 병렬 바렉터를 이용한 커패시터를 도시한 것이다.
도 3에 도시된 바와 같이, 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)는 제1 바랙터(310) 및 제2 바랙터(320)를 포함하고, 제1 및 제2 바랙터(Varactor; 310, 320)는 병렬(parallel)로 연결된다.
제1 바랙터(310)의 애노드 단자는 제1 단자(①)에 연결되고, 제1 바랙터(310)의 캐소드 단자는 제2 단자(②)에 연결된다. 제2 바랙터(320)의 애노드 단자는 제2 단자(②)에 연결되고, 제2 바랙터(320)의 캐소드 단자는 제1 단자(①)에 연결된다. 즉, 제1 애노드 단자인 제1 바랙터(310)의 애노드 단자는 제2 캐소드 단자인 제2 바랙터(320)의 캐소드 단자에 연결되고, 제1 캐소드 단자인 제1 바랙터(310)의 캐소드 단자는 제2 애노드 단자인 제2 바랙터(320)의 애노드 단자에 연결되는 것이다. 여기서, 제1 및 제2 바랙터(310, 320)는 MOS(Metal Oxide Semiconductor)를 이용하는 것이 바람직하다. 여기서, MOS의 초기 커패시턴스는 채널의 폭과 채널의 길이 또는 도핑농도에 따라 달라지게 된다. 여기서, MOS는 MOS에 정방향의 전압이 인가되면 특정전압 이상에서는 커패시턴스가 감소하다가 포화전압을 넘게 되면 일정한 커패시턴스를 갖는 특성과 MOS에 역방향의 전압이 인가되면 특정전압까지는 커패시턴스가 일정하게 유지되다가 일정전압을 넘어서면 커패시턴스가 상승하고 포화전압을 넘게 되면 다시 일정한 커패시턴스를 갖는 특성이 있다.
본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)는 상술한 MOS의 특성을 이용한 것으로, 전압에 따라 커패시턴스가 가변 되는 제1 바랙터(310)와 제2 바랙터(320)를 병렬 연결하고, 전압을 제1 바랙터(310)와 제2 바렉터(320)의 애노드 단자와 캐소드 단자에 각각 서로 반대로 인가시켜, 제1 바랙터(310)의 제1 커패시턴스가 감소되면, 제2 바랙터(320)의 제2 커패시턴스를 증가되도록 하여 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)의 합성 커패시턴스는 일정하게 된다.
또한, 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)는 제1 바랙터(310)와 제2 바랙터(320)가 병렬 연결되어 양단이 서로 대칭(symmetry)적인 구조가 된다.
본 발명의 특성을 더욱 자세히 이해하기 위하여 도 4a에 도시된 종래의 직렬 MOS 커패시터와 도 5a에 도시된 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)의 특성을 비교하면 다음과 같다.
도 4a는 종래의 직렬 MOS 커패시터(200)의 커패시턴스의 변화를 설명하기 위하여 도시한 회로이고, 도 4b는 전술한 도 4a의 회로에 따른 커패시턴스의 변화를 도시한 그래프이다.
도 4a에서 (a)의 회로는 커패시턴스가 4pF인 제1 MOS 커패시터와 저항(500kΩ)을 포함한다. 여기서, 저항(500kΩ)은 제1 MOS 커패시터와 접지 사이에 전기적으로 연결된다. 도 4b에서 (a)의 그래프는 도 4a의 (a)의 회로에서 제1 및 제3 단자(①, ③)에 0(V)가 인가되고, 제2 단자(②)에 인가되는 전압이 -2(V)에서 2(V)로 변동되는 경우에 따른 커패시턴스의 변화가 도시된 것이다. 도 4a의 (a)의 제2 단자(②)에 인가되는 전압이 -2(V)에서 0.2(V)로 증가되면 커패시턴스는 도 4b의 (a)에 도시된 바와 같이 4.4pF에서 1pF로 감소된다. 도 4a의 (a)의 제2 단자(②)에 인가되는 전압이 0.2(V)에서 0.6(V)로 증가되면 커패시턴스는 도 4b의 (a)에 도시된 바와 같이 1pF에서 3.8pF로 급상승된다. 도 4a의 (a)의 제2 단자(②)에 인가되는 전압이 0.6(V)에서 2(V)로 증가되면 커패시턴스는 도 4b의 (a)에 도시된 바와 같이 3.8pF에서 4.2pF로 완만히 상승된다.
도 4a에서 (b)의 회로는 커패시턴스가 4pF인 제2 MOS 커패시터와 저항(500kΩ)을 포함한다. 여기서, 저항(500kΩ)은 제2 MOS 커패시터와 접지 사이에 전기적으로 연결된다. 도 4b에서 (b)의 그래프는 도 4a의 (b)의 회로에서 제3 단자(③) 에 1(V)가 인가되어 제1 단자(①)의 전압이 0(V)가 되고, 제2 단자(②)에 인가되는 전압이 -2(V)에서 2(V)로 변동되는 경우에 따른 커패시턴스의 변화가 도시된 것이다. 도 4a의 (b)의 제2 단자(②)에 인가되는 전압이 -2(V)에서 0.4(V)로 증가되면 커패시턴스는 도 4b의 (b)에 도시된 바와 같이 4.2pF에서 3.8pF로 완만히 감소된다. 도 4a의 (b)의 제2 단자(②)에 인가되는 전압이 0.4(V)에서 0.8(V)로 증가되면 커패시턴스는 도 4b의 (b)에 도시된 바와 같이 3.8pF에서 1pF로 급감된다. 도 4a의 (b)의 제2 단자(②)에 인가되는 전압이 0.8(V)에서 2(V)로 증가되면 커패시턴스는 도 4b의 (b)에 도시된 바와 같이 1pF에서 3.3pF로 급상승된다.
도 4a에서 (c)의 회로는 각각의 커패시턴스가 4pF인 제1 및 제2 MOS 커패시터와 저항(500kΩ)을 포함하고, 제1 및 제2 MOS 커패시터가 직렬 연결된다. 여기서, 저항(500kΩ)은 제1 및 제2 MOS 커패시터와 접지 사이에 전기적으로 연결된다. 도 4b에서 (c)의 그래프는 도 4a의 (c)의 회로에서 제3 단자(③)에 1(V)가 인가되어 제1 단자(①)의 전압이 0(V)가 되고, 제2 단자(②)에 인가되는 전압이 -2(V)에서 2(V)로 변동되는 경우에 따른 커패시턴스의 변화가 도시된 것이다. 도 4a의 (c)의 제2 단자(②)에 인가되는 전압이 -2(V)에서 -1.6(V)로 증가되면 합성 커패시턴스는 도 4b의 (c)에 도시된 바와 같이 2.2pF에서 2pF로 완만히 감소된다. 도 4a의 (c)의 제2 단자(②)에 인가되는 전압이 -1.6(V)에서 0.2(V)로 증가되면 합성 커패시턴스는 도 4b의 (c)에 도시된 바와 같이 2pF에서 0.9pF로 완만히 감소된다. 도 4a의 (c)의 제2 단자(②)에 인가되는 전압이 0.2(V)에서 0.6(V)로 증가되면 합성 커패시턴스는 도 4b의 (c)에 도시된 바와 같이 0.9pF에서 1.9pF로 급상승된다. 도 4a의 (c)의 제2 단자(②)에 인가되는 전압이 0.6(V)에서 2(V)로 증가되면 합성 커패시턴스는 도 4b의 (c)에 도시된 바와 같이 1.9pF에서 2pF로 완만하게 상승된다.
이러한 결과에 의하여, 각각의 커패시턴스가 4pF인 제1 및 제2 MOS 커패시터를 포함하는 종래의 직렬 MOS 커패시터(200)는 기준 전압이 1(V)이고, 기준 전압의 범위가 0.6(V)에서 1.4(V)이며, 커패시턴스가 2pF를 기준으로 4.7%정도의 오차가 허용되는 회로에 사용될 수 있다.
도 5a는 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)의 커패시턴스의 변화를 설명하기 위하여 도시한 회로이고, 도 5b는 전술한 도 5a의 회로에 따른 커패시턴스의 변화를 도시한 그래프로서 자세한 설명은 다음과 같다.
도 5a에서 (a)의 회로는 커패시턴스가 1pF인 제1 바랙터(C1)를 포함한다. 도 5b에서 (a)의 그래프는 도 5a의 (a)의 회로에서 제2 단자(②)에 1(V)가 인가되고, 제1 단자(①)에 인가되는 전압이 -2(V)에서 2(V)로 변동되는 경우에 따른 커패시턴스의 변화가 도시된 것이다. 도 5a의 (a)의 제1 단자(①)에 인가되는 전압이 -2(V)에서 0.2(V)로 증가되면 커패시턴스는 도 5b의 (a)에 도시된 바와 같이 1.5pF로 유지된다. 도 5a의 (a)의 제1 단자(①)에 인가되는 전압이 0.2(V)에서 1.4(V)로 증가되면 커패시턴스는 도 5b의 (a)에 도시된 바와 같이 1.5pF에서 0.4pF로 하강된다. 도 5a의 (a)의 제1 단자(①)에 인가되는 전압이 1.4(V)에서 2(V)로 증가되면 커패시턴스는 도 5b의 (a)에 도시된 바와 같이 0.4pF에서 0.3pF로 완만히 하강된다.
도 5a에서 (b)의 회로는 커패시턴스가 1pF인 제2 바랙터(C2)를 포함한다. 도 5b에서 (b)의 그래프는 도 5a의 (b)의 회로에서 제2 단자(②)에 1(V)가 인가되고, 제1 단자(①)에 인가되는 전압이 -2(V)에서 2(V)로 변동되는 경우에 따른 커패시턴스의 변화가 도시된 것이다. 도 5a의 (b)의 제1 단자(①)에 인가되는 전압이 -2(V)에서 0.4(V)로 증가되면 커패시턴스는 도 5b의 (b)에 도시된 바와 같이 0.3pF로 유지된다. 도 5a의 (b)의 제1 단자(①)에 인가되는 전압이 0.4(V)에서 1.4(V)로 증가되면 커패시턴스는 도 5b의 (b)에 도시된 바와 같이 0.3pF에서 1.5pF로 상승한다. 도 5a의 (b)의 제1 단자(①)에 인가되는 전압이 1.4(V)에서 2(V)로 증가되면 커패시턴스는 도 5b의 (b)에 도시된 바와 같이 1.5pF로 유지된다.
도 5a에서 (c)의 회로는 각각의 커패시턴스가 1pF인 제1 및 제2 바랙터(C1, C2)가 포함되어 각각 병렬로 연결된다. 도 5b에서 (c)의 그래프는 도 5a의 (c)의 회로에서 제2 단자(②)에 1(V)가 인가되고, 제1 단자(①)에 인가되는 전압이 -2(V)에서 2(V)로 변동되는 경우에 따른 합성 커패시턴스의 변화가 도시된 것이다. 도 5a의 (c)의 제1 단자(①)에 인가되는 전압이 -2(V)에서 0.2(V)로 증가되면 합성 커패시턴스는 도 5b의 (c)에 도시된 바와 같이 1.8pF로 유지된다. 도 5a의 (c)의 제1 단자(①)에 인가되는 전압이 0.2(V)에서 1.0(V)로 증가되면 합성 커패시턴스는 도 5b의 (c)에 도시된 바와 같이 1.8pF에서 2.0pF로 완만히 상승된다. 도 5a의 (c)의 제1 단자(①)에 인가되는 전압이 1.0(V)에서 2.0(V)로 증가되면 합성 커패시턴스는 도 5b의 (c)에 도시된 바와 같이 2.0pF에서 1.8pF로 완만히 하강된다.
상술한 바와 같이, 각각의 커패시턴스가 1pF인 제1 및 제2 바랙터(C1, C2)가 포함된 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)는 기준 전압이 1(V)이고, 기준 전압의 범위가 0.6(V)에서 1.4(V)이며, 커패시턴스가 2pF를 기준으로 6.5%정도의 오차가 허용되는 회로에 사용되어, 소정의 전압범위에서 인가되는 전압의 변동에도 일정한 합성 커패시턴스를 갖게 된다.
도 6은 동일한 커패시턴스로 형성 시 병렬 MIM 커패시터(100), 직렬 MOS 커패시터(200) 및 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)의 크기를 비율에 맞게 도시한 것이다.
도 6에 도시된 바와 같이, 합성 커패시턴스가 2pF로 동일한 경우에 종래의 병렬 MIM 커패시터(100)의 크기는 3,234㎛2이고, 종래의 직렬 MOS 커패시터(200)의 크기는 1,272㎛2인데 비하여, 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)의 크기는 495㎛2가 되어 병렬 MIM 커패시터(100) 및 직렬 MOS 커패시터(200)보다 크기가 현저하게 작아진다.
도 7은 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)가 포함된 필터의 주파수 특성을 나타낸 것이다.
도 7에 도시된 바와 같이, 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)가 포함된 필터의 차단 주파수(cut-off frequency; Fc) 및 주파수 응답 특성은 종래의 병렬 MIM 커패시터(100)가 포함된 필터의 차단 주파수 및 주파수 응답 특성과 동등하다. 또한, 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)가 포함된 필터의 특성 중 1dB 이득 감쇄 특성, IMD3(3-order Intermodulation Distortion) 특성, In-band Transient 특성과 Out-band Transient 특성과 통상(Typical)의 공정으로 제작된 공정(TTTT)인 경우, 고품질(Best case) 또는 고속(Fast)의 공정으로 제작된 공정(FFFF)인 경우 및 저품질(Worst case) 또는 저속(Slow)의 공정으로 제작된 공정(SSSS)인 경우의 특성들은 종래의 병렬 MIM 커패시터(100)가 포함된 필터의 특성과 동등하다.
상술한 바와 같이, 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)는 종래의 병렬 MIM 커패시터(100)와 그 특성이 동등하고 높은 커패시턴스 밀도를 갖는 장점이 있다.
도 8은 p형 물질로 도핑된 기판(p-sub)에 n-웰(n-well)이 각각 2개가 형성된 것으로 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)를 나타낸 단면도이다.
도 8에 도시된 바와 같이, p형 기판(p-sub)에 형성된 각각의 n-웰(n-well)에는 게이트 단자(G1, G2)와 n+벌크(bulk) 단자(B1, B2)을 포함한다. 여기서, p형 기판에 형성된 n+벌크 단자를 일실시예로 설명하지만, 그 사상은 n형 기판에 p+벌크 단자를 형성하는 것과 같이 다양한 변형 실시예가 가능하다.
제1 게이트 단자(G1)는 도 3의 제2 바랙터(320)의 애노드 단자로서 제2 단자(②)에 연결된다. 제1 벌크 단자(B1)는 도 3의 제2 바랙터(320)의 캐소드 단자로 서 제1 단자(①)에 연결된다. 제2 게이트 단자(G2)는 도 3의 제1 바랙터(310)의 애노드 단자로 제1 단자(①)에 연결된다. 제2 벌크 단자(B2)는 도 3의 제1 바랙터(310)의 캐소드 단자로 제2 단자(②)에 연결된다.
따라서, 본 발명에 따른 병렬 바랙터를 이용한 커패시터(300)는 구조가 같은 바랙터를 동일한 공정상에 제조하기 때문에 제조공정이 단순하여 생산비용이 낮아지고, 제조시간이 단축되며, 구조를 대칭적으로 형성하기 쉽고, 종래의 커패시터보다 면적이 작은 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 본 발명의 구성에 따르면, 동일한 커패시턴스에 대하여 커패시터의 크기를 작게 형성할 수 있다.

Claims (9)

  1. 제1 애노드 단자와 제1 캐소드 단자에 인가되는 전압에 대응하여 제1 커패시턴스가 가변 되는 제1 바랙터(varactor); 및
    제2 애노드 단자와 제2 캐소드 단자에 인가되는 전압에 대응하여 제2 커패시턴스가 가변 되는 제2 바랙터;
    를 포함하고, 상기 제1 애노드 단자는 상기 제2 캐소드 단자와 연결되고, 상기 제1 캐소드 단자는 상기 제2 애노드 단자와 연결되는, 병렬 바랙터 커패시터.
  2. 제1 항에 있어서,
    상기 제1 커패시턴스와 상기 제2 커패시턴스의 합성 커패시턴스는 일정한, 병렬 바랙터 커패시터.
  3. 제2 항에 있어서,
    상기 제1 바랙터와 상기 제2 바랙터는 MOS(Metal-Oxide Semiconductor)인, 병렬 바랙터 커패시터.
  4. 제3 항에 있어서,
    상기 합성 커패시턴스는 상기 제1 바랙터의 MOS의 특성과 상기 제2 바랙터의 MOS의 특성을 변경시킴으로써 일정해지는, 병렬 바랙터 커패시터.
  5. 제4 항에 있어서,
    상기 제1 바랙터의 MOS의 특성과 상기 제2 바랙터의 MOS의 특성은 채널의 폭과 채널의 길이 및 도핑농도에 대응하여 가변 되는, 병렬 바랙터 커패시터.
  6. 제1 항에 있어서,
    상기 제1 커패시턴스는 상기 제2 커패시턴스와 같은, 병렬 바랙터 커패시터.
  7. 제1 항에 있어서,
    상기 병렬 바랙터 커패시터는 플로팅(Floating) 커패시터인, 병렬 바랙터 커패시터.
  8. 제7 항에 있어서,
    상기 병렬 바랙터 커패시터는 양단이 서로 대칭(symmetry)인, 병렬 바랙터 커패시터.
  9. 제1 항에 있어서,
    상기 제1 바랙터와 상기 제2 바랙터는 같은 반도체 기판에 형성되는, 병렬 바랙터 커패시터.
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