JPWO2004079828A1 - Mos型可変容量素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 126
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 239000003990 capacitor Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 10
- 238000009825 accumulation Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
- H01L27/0808—Varactor diodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
Description
VCO回路100の特性を得るためには、制御電圧VCに対して広範囲で線形的に容量変化を得ることができる可変容量素子を用いることが必要である。
特許文献1として、特開2000−58877号公報において開示されているMOS型可変容量素子を模式的に示す平面図を第15図に、第15図においてA−A’線に沿った断面図を第16図に示す。MOS型変容量素子200は、第16図に示すようにn型のシリコン半導体基板201内にpウェルからなる第1半導体層202が形成される。この第1半導体層202の表面には、p型不純物が選択的に拡散されて第2半導体層203が形成されている。また、この第2半導体層203と離間して、高濃度のp型不純物を選択的に拡散したコンタクト層204が形成されている。そして、第2半導体層203の表面には、酸化シリコンからなるゲート絶縁層205が形成され、このゲート絶縁層205の表面には、ゲート電極206が形成されている。
第2半導体層203は、複数(図中においては2つ)の異なるフラットバンド電圧を有する領域203aおよび203bから構成されている。フラットバンド電圧が異なる領域203aおよび203bは、その不純物濃度が段階的に変化するように形成されている。
フラットバンド電圧が異なる領域203aおよび203bは、それぞれ容量C100およびC200を構成する。そして、MOS型可変容量素子200の容量CT100は、容量C100およびC200の合成容量となる。ゲート電極206とコンタクト層204間の端子間電圧VTを変更することにより容量C100およびC200が変化し、そのためMOS型可変容量素子200の容量CT100は変化する。
ここで、領域203aおよび203bのフラットバンド電圧が各々VFB、VFB’である場合の端子間電圧VTに対する容量変化の特性を、第17図(a)に示す。フラットバンド電圧VFB、VFB’の違いに応じて、容量C100およびC200の各々の特性カーブが並行移動して容量変化が始まる端子間電圧VTの電圧値がシフトするものの、容量C100およびC200の特性カーブ自体の形が変化することは無い。そのため、これらの合成容量であるMOS型可変容量素子200の容量CT100は、第17図(b)に示したとおり、端子間電圧VTに対して容量C100およびC200による容量変化領域に相当する範囲で線形性を有する特性となる。
しかしながら、前述した従来技術においては、以下のような問題があった。すなわち特許文献1に開示されているMOS型可変容量素子200においては、第17図に示すように、フラットバンド電圧が異なる2つの領域での容量変化を合成することにより容量CT100の線形特性を得たが、VCO回路100に要求される可変容量素子102においては、制御電圧VTに対して更に広範囲で線形性の良い特性が求められる場合がある。MOS型容量素子200では、相互にフラットバンド電圧が異なる領域を多数設ける必要がある。多数の領域を作成するためには、不純物を選択的に拡散するための露光用マスクが更に必要となり、それに伴い露光工程、洗浄工程等の工程の追加が必要となる。製造工程が複雑になると共に製造コストの増加が避けらず、問題である。
本発明は、前述した従来技術が有する問題点を解決するためになされたものである。すなわちその目的とするところは、制御電圧VTに対して広範囲で線形性の良い特性を得られ、VCO回路等の性能改善にも対応し得ることに加え、構造が簡単で一般的な半導体回路装置の製造プロセスにおいてマスクおよび工程の追加の必要がなく容易に製造できる、MOS型可変容量素子を提供することにある。
請求項1のMOS型可変容量素子では、第1導電型の第1半導体層に、ゲート絶縁層、ゲート層、およびゲート絶縁層に隣接した第1または第2導電型のソース層とによる第1のMOS構造に加えて、第2導電型の第2半導体層に、ゲート絶縁層、ゲート層、およびゲート絶縁層に隣接した第1または第2導電型のソース層とによる第2のMOS構造を有する。
これにより、第1および第2のMOS構造のうち何れか一方は、ソース層とバックゲートとの導電型が異なる通常のエンハンスメント型のMOS構造となる。他方は、ソース層とバックゲートとで同じ導電型のMOS構造となる。2つの異なるMOS構造が並列接続されてMOS型可変容量素子を構成することができる。
通常のエンハンスメント型のMOS構造においては、電極間のバイアス電圧に応じてゲート絶縁層直下の第1または第2半導体層でのキャリアの状態が、反転状態から空乏状態へ変化する。この変化に応じて電極間のMOSキャパシタの容量は、ゲート絶縁層単独による容量からゲート絶縁層と空乏層との直列接続による容量に変化し、容量値は減少することとなる。ここで、容量値の減少は、容量の直列接続による減少に加え、空乏層が広がることによる容量値自身の減少のため、急峻なものとなる。
これに対して、ソース層とバックゲートとで同じ導電型のMOS構造においては、電極間のバイアス電圧に応じてゲート絶縁層直下の第1または第2半導体層でのキャリアの状態が、蓄積状態付近から空乏状態へ変化する。この変化に応じて電極間のMOSキャパシタの容量は、ゲート絶縁層と空乏層との直列接続による容量において、空乏層の広がりに応じて変化して減少することとなる。容量値の減少は、空乏層の広がりにのみ依存するため、緩やかな減少となる。
MOS型可変容量素子は上記の2つの異なるMOS構造の並列接続であり、その容量値は両者の合成容量値となる。容量変化が発生するバイアス電圧値は各々のMOS構造において異なることが一般的であることに加え、急峻な容量変化特性を有するものと緩やかな容量変化特性を有するものとが組み合わされる結果、合成容量値は、広範囲のバイアス電圧に対して線形特性を有するものとなる。容量調整が容易なMOS型可変容量素子を得ることができる。
また、請求項2に係るMOS型可変容量素子は、請求項1に記載のMOS型可変容量素子において、第1半導体層は、半導体基板であり、第2半導体層は、半導体基板の表面から深さ方向に選択的に形成されることを特徴とする。第1導電型の半導体基板内に、第2半導体層が第2導電型のウェルとして形成される。また、請求項3に係るMOS型可変容量素子は、請求項1に記載のMOS型可変容量素子において、半導体基板を備え、第1半導体層は、半導体基板の表面から深さ方向に選択的に形成され、第2半導体層は、第1半導体層の表面から深さ方向に、第1半導体層内に選択的に形成されることを特徴とする。半導体基板内に、第1半導体層が第1導電型のウェルとして形成され、更にその中に、第2半導体層が第2導電型のウェルとして選択的に形成される。また、請求項4に係るMOS型可変容量素子は、請求項1に記載のMOS型可変容量素子において、半導体基板を備え、第1および第2半導体層は、半導体基板の表面から深さ方向に選択的に形成されることを特徴とする。半導体基板内に、第1および第2半導体層が、第1および第2導電型のウェルとして形成される。
これにより、MOS構造の半導体集積回路装置において通常使用される製造プロセスにより、可変容量範囲の異なる2種類のMOS構造を構成することができる。バイアス電圧に対する合成容量の可変容量範囲が広範囲なMOS型可変容量素子を、通常の製造プロセスにおいて、しかも製造工程を追加することなく実現することができる。従来から製造されている半導体集積回路装置に、追加製造コストを伴うことなく直ちに適用することができる。
また、請求項5に係るMOS型可変容量素子は、請求項1乃至4の少なくとも何れか1項に記載のMOS型可変容量素子において、ソース層の不純物濃度は、同じ導電型の第1または第2半導体層の不純物濃度に比して、高いことを特徴とする。これにより、ソース層から電極を容易に引き出すことができる。
また、請求項6に係るMOS型可変容量素子は、請求項1乃至5の少なくとも何れか1項に記載のMOS型可変容量素子において、第1および第2半導体層のうちの少なくとも何れか一方における、ゲート絶縁層の直下の領域は、第1および第2半導体層のバルク領域における不純物濃度とは異なる不純物濃度であることを特徴とする。これにより、バイアス電圧に応じた容量変化特性を適宜に調整することができる。
ここで、ゲート絶縁膜の直下の領域に対して選択的に不純物の拡散を行うことにより、不純物濃度を第1または第2半導体層とは独立に調整することができる。
また、請求項7に係るMOS型可変容量素子は、請求項1乃至6の少なくとも何れか1項に記載のMOS型可変容量素子において、ソース層には、相互に隣接する、第1半導体層内のゲート絶縁層と第2半導体層内のゲート絶縁層との間に配置される第1共有ソース層を含み、第1共有ソース層は、第1および第2半導体層に跨って配置されることを特徴とする。これにより、ゲート絶縁層と隣接するソース層で構成されるMOS構造レイアウトにおいて、ソース層の中間領域を第1および第2半導体層の境界として、2つの異なるMOS構造を並列に配置することができる。
また、請求項8に係るMOS型可変容量素子は、請求項1乃至7の少なくとも何れか1項に記載のMOS型可変容量素子において、ゲート絶縁層には、第1半導体層と第2半導体層との境界を越えて配置される延長ゲート絶縁層を含み、延長ゲート絶縁層と隣接するソース層には、第1半導体層と第2半導体層との境界を越えて配置される延長ソース層、または、第1および第2半導体層に跨った領域を越えて、第1または第2半導体層に配置される第2共有ソース層を含むことを特徴とする。これにより、第1および第2半導体層を横切って延長ゲート絶縁層を配置することができる。これに伴い、第1および第2半導体層の境界に跨って延長ソース層または第2共有ソース層を配置することができる。ゲート絶縁層と隣接するソース層で構成されるMOS構造レイアウトにおいて、2つの異なるMOS構造を適宜に切り分けることができる。
第2図は、実施形態1のMOS型可変容量素子を2つに分けた場合の断面図である。
第3図は、MOS型可変容量素子1aおよび1bの特性を示す図である。
第4図は、実施形態1のMOS型可変容量素子の特性を示す図である。
第5図は、実施形態1のMOS型可変容量素子のレイアウト例1を示す図である。
第6図は、実施形態1のMOS型可変容量素子のレイアウト例2を示す図である。
第7図は、実施形態1のMOS型可変容量素子のレイアウト例3を示す図である。
第8図は、実施形態1のMOS型可変容量素子のレイアウト例4を示す図である。
第9図は、実施形態1のMOS型可変容量素子のレイアウト例5を示す図である。
第10図は、実施形態1のMOS型可変容量素子のレイアウト例6を示す図である。
第11図は、実施形態2のMOS型可変容量素子の断面図である。
第12図は、実施形態3のMOS型可変容量素子の断面図である。
第13図は、実施形態4のMOS型可変容量素子の断面図である。
第14図は、VCO回路の一例を示す回路図である。
第15図は、特許文献1のMOS型可変容量素子の平面図である。
第16図は、第15図におけるA−A’の断面図である。
第17図は、特許文献1のMOS型可変容量素子の特性を示す図である。
第1図には、実施形態1としてMOS型可変容量素子1に本発明を適用した一例を示す。MOS型可変容量素子1はp型のシリコン半導体基板2中にnウェル3が形成される。p型半導体基板2およびnウェル3上には、ゲート絶縁膜4が形成され、ゲート絶縁膜4上にはゲート電極6が形成される。ゲート絶縁膜4と隣接するとともに、p型半導体基板2、nウェル3、およびp型半導体基板2とnウェル3とをまたぐ領域には、各々の表面に3つの高濃度のn型不純物が選択的に拡散されたソース層8が形成される。また、ソース層8と離間してp型半導体基板2の表面に、高濃度のp型不純物が選択的に拡散されたコンタクト層11が形成される。ゲート電極6は端子12より電圧が供給される。ソース層8は端子13より、コンタクト層11は端子14により電圧が供給される。
MOS型可変容量素子1をVCO回路100内の可変容量素子102として使用する場合、ソース層8の端子である端子13はノード104に接続される。また、ゲート電極6の端子である端子12は、ノード105に接続される。端子間電圧VTは、ノード105を基準電圧とした場合の、ノード105からノード104への差電圧である。また、端子14は接地電圧に接続される。
ここで、MOS型可変容量素子1の動作について第2図に示すように2つの部分に分けて説明する。第2図(a)はMOS型可変容量素子1aであり、MOS型可変容量素子1においてnウェル3に係らない部分である。一方、第2図(b)はMOS型可変容量素子1bであり、MOS型可変容量素子1においてnウェル3に係る部分である。
MOS型可変容量素子1aにおいて、端子12、13、14にそれぞれ電圧VG、VD、VSを印加する。端子14に印加される電圧VSは接地電圧である。電圧VDとして制御電圧VC(第14図、参照)が印加される。端子12には、電圧VGとしては直流的に一定の電圧が印加されることと相俟って、端子間電圧VTは、VT=VD−VGと書ける。端子間電圧VTの増減は、電圧VDの増減により制御されることとなる。
端子間電圧VTが小さく電圧VGに対する電圧VDの差電圧が大きくない場合において、ゲート酸化膜4の直下には反転層が形成される。MOS型可変容量素子1aにおける端子12および13間の容量Caはゲート酸化膜4の容量となり、一定容量値が維持される。端子間電圧VTが大きくなり電圧VGに対して電圧VDが大きくなると、ソース層8とp型半導体基板2との接合面からp型半導体基板2に向かって空乏層が伸長する。容量Caはゲート酸化膜4と空乏層との直列接続された容量となり、容量値が減少する。端子間電圧VTに対する容量Caの特性を第3図(a)に示す。MOS型可変容量素子1aでは、反転領域から空乏領域での空乏層の変化により容量変化を得ることができる。
次に、MOS型可変容量素子1bにおいて、端子12、13、14にそれぞれ電圧VG、VD、VSを印加する。nウェル3には電圧VDが印加されることとなる。端子13に電圧VDとして制御電圧VC(第14図、参照)が印加される。端子12には、電圧VGとしては直流的に一定の電圧が印加される。端子間電圧VTはVT=VD−VGであるので、端子間電圧VTの増減は、電圧VDの増減により制御されることとなる。
端子間電圧VTが小さい電圧値から大きな電圧値に変化することに応じて、電圧VGに対して電圧VDの差電圧が大きくなっていく。これにより、ゲート酸化膜4の直下は、蓄積層が形成される状態に近い状態から空乏層が伸長していく。この時の端子間電圧VTに対する容量Cbの特性を第3図(b)に示す。MOS型可変容量素子1bでは、容量Cbは、ゲート酸化膜4と空乏層との直列接続された容量となるが、蓄積領域に近い状態から空乏層が徐々に伸長していく特性となり、容量値が減少していく容量変化を得ることができる。
ここで、第3図(a)および(b)において容量CaおよびCbを比較すると、MOS型可変容量素子1aでは、端子間電圧VTに応じて、反転層が形成されてゲート酸化膜4により一定の容量値が維持される状態から空乏層が形成されると、空乏層による容量成分が直列に接続されることとなる。容量成分の直列接続により容量値が減少することに加えて、空乏層の広がりにより直列接続される容量値自身も減少するので、容量Caは、端子間電圧VTに応じて急峻に容量値が減少する特性となる。これに対して、MOS型可変容量素子1bでは、端子間電圧VTの小さな電圧値の段階から空乏層が形成されており、容量Cbは、ゲート酸化膜4による容量成分と空乏層による容量成分との直列接続となる。従って、端子間電圧VTによる容量値の減少特性は、空乏層の長さにのみ依存することとなり、MOS型可変容量素子1aの場合に比して、端子間電圧VTに対する容量値の変化カーブは緩やかなものとなる。
ここで、第3図(a)および(b)に示したMOS型可変容量素子1aおよび1bの容量CaおよびCbの変化特性を重ね書きして第4図(a)に改めて示す。MOS型可変容量素子1の容量CTは、MOS型可変容量素子1aおよび1bの容量CaおよびCbを並列接続したものである。そのため第4図(b)に示すように端子間電圧VTに対する容量変化の特性は、第4図(a)に示した容量CaおよびCbの容量変化の特性を合成したものとなる。尚、第4図(b)においてはフラットバンド電圧が異なる2つの領域(203a、203b)により得られる第4図(c)に示す容量C100、C200の変化特性(第17図(a))を合成することにより得た従来技術によるMOS型可変容量素子200の容量CT100の変化特性(第17図(b))も、比較のため合わせて示す。MOS型可変容量素子1bは容量変化が緩やかなカーブとなるため、MOS型可変容量素子1の容量変化の特性は、端子間電圧VTに対して線形性が良いと共に従来技術であるMOS型可変容量素子200の容量変化の特性に対して広範囲で線形な特性を得ることができる。このため、VCO回路100の性能改善にも寄与することができる。
また、MOS型可変容量素子1の製造は、通常の半導体集積回路装置の製造工程を用いて容易に行うことができる。そのため、マスク増加によるコスト上昇を招来することも無い。
第5図乃至第10図は、MOS型可変容量素子1を上方から見た場合のレイアウト例である。第5図乃至第10図においては、p型半導体基板2上にソース層8とゲート電極6が交互に配置されている。ゲート電極6の下方にはゲート絶縁膜(不図示)が配置される。また、p型半導体基板2にはこれらとは別にコンタクト層11が配置される。nウェル3は、第5図乃至第10図においてそれぞれ任意に配置される。第5図においては、領域を3つに分け、ゲート電極6で規定されるMOS型可変容量素子のユニットを1つおきに包含するように配置される。第6図においては、隣接する3つのMOS型可変容量素子のユニットを包含して配置される。第7図においては、MOS型可変容量素子のユニットのチャネル幅方向の一部を包含して配置される。第8図においては、MOS型可変容量素子のユニットのチャネル幅方向における両端部および中間部の3つの領域に配置される。第9図においては、隣接する3つのMOS型可変容量素子のユニットに対してチャネル幅方向の一部を包含して配置される。第10図は、第6図と第9図の配置を組み合わせた配置である。何れにおいても、前述のような端子間電圧VTに対する可変容量特性を示すことができる。またnウェル3の配置に関しては、これらに限定されることなく適宜な場所に配置することが可能である。
第11図には、実施形態2としてMOS型可変容量素子21に本発明を適用した一例を示す。MOS型可変容量素子21はp型半導体基板22中にnウェル23およびpウェル25が形成される。nウェル23およびpウェル25にはゲート絶縁膜24が形成され、ゲート絶縁膜24上にはゲート電極26が形成される。ゲート絶縁膜24と隣接するとともに、nウェル23、pウェル25、およびnウェル23とpウェル24とをまたぐ領域には、各々の表面に3つの高濃度のn型不純物が選択的に拡散されたソース層28が形成される。また、このソース層28と離間してp型半導体基板22の表面に、高濃度のp型不純物が選択的に拡散されたコンタクト層31が形成される。ゲート電極26は端子32より電圧が供給される。ソース層28は端子33より、コンタクト層31は端子34により電圧が供給される。尚、MOS型可変容量素子21の動作、およびその作用・効果はMOS型可変容量素子1と基本的に同等であるのでここでの説明は省略する。
また、実施形態3として第12図に示したMOS型可変容量素子41のようにp型半導体基板中にpウェル45を形成し、pウェル45中にnウェル43を形成してもよい。
pウェル45およびnウェル43上には、ゲート絶縁膜44が形成され、ゲート絶縁膜44上にはゲート電極46が形成される。ゲート絶縁膜44と隣接するとともに、pウェル45、nウェル43、およびpウェル45とnウェル43とをまたぐ領域には、各々の表面に3つの高濃度のn型不純物が選択的に拡散されたソース層48が形成される。また、ソース層48と離間してpウェル45の表面に、高濃度のp型不純物が選択的に拡散されたコンタクト層51が形成される。ゲート電極46は端子52より電圧が供給される。ソース層48は端子53より、コンタクト層51は端子54により電圧が供給される。この場合も、MOS型可変容量素子1と基本的に同等の動作、およびその作用・効果を得ることができる。
半導体集積回路装置の製造工程の都合にあわせて、MOS型可変容量素子1、21又は41を選択することが可能である。また、何れにおいても実施形態1において示したとおりnウェルを適宜な位置に配置することが可能である。
以上、詳細に説明した実施形態のMOS型可変容量素子によれば、実施形態1(第1図)では、p型半導体基板2中にnウェル3を形成する。実施形態2(第11図)では、pウェル25とnウェル23とを形成する。実施形態3(第12図)では、pウェル45中にnウェル43を形成する。p型半導体基板2およびnウェル3、pウェル25およびnウェル23、またはpウェル45およびnウェル43の直上にはゲート絶縁膜4、24を形成し、ゲート絶縁膜4、24上にはゲート電極6、26を形成する。ゲート絶縁膜4、24と隣接して、p型半導体基板2およびnウェル3、pウェル25およびnウェル23、またはpウェル45およびnウェル43の表面には、3つの高濃度のn型不純物が選択的に拡散されたソース層8、28が形成される。ソース層8、28とゲート電極6、26との間に制御電圧VTを印加することにより、制御電圧VTに対して広範囲で線形性の良い容量特性を得ることができる。
すなわち、互いに導電型が異なる、ソース層8、28とバックゲートであるp型半導体基板2、pウェル25とで構成される通常のエンハンスメント型のMOS構造と、互いに同じ導電型のソース層8、28とバックゲートであるnウェル23とで構成されるMOS構造との2つの異なるMOS構造が構成される。これらのMOS構造が並列接続されてMOS型可変容量素子を構成することができる。
通常のエンハンスメント型のMOS構造においては、電極間の制御電圧VTに応じてゲート絶縁膜4、24直下のバックゲートにおけるキャリアの状態が、反転状態から空乏状態へ変化する。この変化に応じて電極間のMOSキャパシタの容量は、ゲート絶縁膜4、24単独による容量からゲート絶縁膜4、24と空乏層との直列接続による容量に変化し、容量値は減少することとなる。ここで、容量値の減少は、容量の直列接続による減少に加え、空乏層が広がることによる容量値自身の減少のため、急峻なものとなる。
これに対して、ソース層8、28とバックゲートとで同じ導電型のMOS構造においては、電極間の制御電圧VTに応じてゲート絶縁膜4、24直下のバックゲートにおけるキャリアの状態が、蓄積状態付近から空乏状態へ変化する。この変化に応じて電極間のMOSキャパシタの容量は、ゲート絶縁膜4、24と空乏層との直列接続による容量において、空乏層の広がりに応じて変化して減少することとなる。容量値の減少は、空乏層の広がりにのみ依存するため、緩やかな減少となる。
MOS型可変容量素子1、21、41は、上記の2つの異なるMOS構造の並列接続であり、その容量値は両者の合成容量値となる。容量変化が発生する制御電圧値は各々のMOS構造において異なることが一般的であることに加え、急峻な容量変化特性を有するものと緩やかな容量変化特性を有するものとが組み合わされる結果、合成容量値は、広範囲のバイアス電圧に対して線形特性を有するものとなる。容量調整が容易なMOS型可変容量素子を得ることができる。
従来技術によるMOS型可変容量素子においては、制御電圧VTに対して広範囲で線形性の良い容量特性を得るために、フラットバンド電圧の異なる領域を設けていた。しかしながら、フラットバンド電圧変更に対しては、容量変化が始まる制御電圧値がシフトするのみで特性カーブの形が変化することは無い。そのため広範囲で線形性の良い容量特性を得るためには、相互にフラットバンド電圧の異なる領域を複数設ける必要があった。複数のフラットバンド電圧の異なる領域を設けるためには、個々に不純物濃度を変えねばならず、製造工程が複雑となる。それに伴い、追加マスクが必要となると共に露光工程、洗浄工程等の製造工程が増加しコストの増大を招来する。
一方、本実施形態のMOS型可変容量素子1、21、41においては、制御電圧VTに対して広範囲で線形性の良い容量特性を、通常の半導体集積回路装置の製造工程で容易に製造することができる。そのため、安価に容量特性の良いMOS型可変容量素子を提供することができる。MOS構造の半導体集積回路装置において通常使用される製造プロセスにより、可変容量範囲の異なる2種類のMOS構造を構成することができ、バイアス電圧に対する合成容量の可変容量範囲が広範囲なMOS型可変容量素子1、21、41を、通常の製造プロセスにおいて、しかも製造工程を追加することなく実現することができる。従来から製造されている半導体集積回路装置に、追加製造コストを伴うことなく直ちに適用することができる。
ここで、ソース層8、28の不純物濃度は、同じ導電型の第1または第2半導体層である、p型半導体基板2またはnウェル3、pウェル25またはnウェル23、pウェル45またはnウェル43の不純物濃度に比して、高い濃度としておく。これにより、ソース層8、28から電極を容易に引き出すことができる。
また、p型半導体基板2およびnウェル3、pウェル25およびnウェル23、または、pウェル45およびnウェル43のうちの少なくとも何れか一方における、ゲート絶縁膜4、24の直下の領域は、バルク領域における不純物濃度とは異なる不純物濃度である。これにより、制御電圧VTに応じた容量変化特性を適宜に調整することができる。ここで、ゲート絶縁膜4、24の直下の領域に対して選択的に不純物の拡散を行うことにより、不純物濃度を独立に調整することができる。
すべてのソース層8、28を接続した端子13、33に容量を制御する制御電圧VTを印加する。すべてのゲート電極6、26に接続した端子12、32との間でMOS型可変容量素子1、21、41を構成することができる。これにより、MOS型可変容量素子1、21、41の容量を、特性の互いに異なる2つのMOS構造の合成容量とすることができる。
また、第5図乃至第10図に示したように、直下にゲート絶縁膜を有するゲート電極6と隣接するソース層8とで構成されるMOS構造のレイアウトについては、ソース層8の中間領域を境界として、2つの異なるMOS構造を並列に配置することができる。また、p型半導体基板2とnウェル3との境界を横切ってゲート電極6を延長ゲート絶縁層としてを配置することができる。これに伴い、p型半導体基板2とnウェル3との境界に跨って、ソース層8を延長ソース層または第2共有ソース層として配置することができる。MOS構造レイアウトにおいて、2つの異なるMOS構造を適宜に切り分けることができる。nウェル3の配置に関しては、第5図乃至第10図に限定されることなく適宜な場所に配置することが可能である。更に、第5図乃至第10図を適宜に組み合わせた配置が可能であることは言うまでもない。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。実施形態においては、p型半導体基板上に本発明を適用したが、もちろんn型半導体基板上においても適用できる。この場合はすべてのウェル、ソース層、コンタクト層を本実施形態で示した導電型と逆の導電型とすればよい。
また、第13図に示す実施形態4のMOS型可変容量素子61を構成することも可能である。SOI等の技術を適用して裏面の半導体基板を研磨する場合等が考えられる。隣接するp型半導体層62およびn型半導体層63上には、ゲート絶縁膜64が形成され、ゲート絶縁膜64上にはゲート電極66が形成される。ゲート絶縁膜64と隣接するとともに、p型半導体層62、n型半導体層63には、各々の表面に高濃度のn型不純物が選択的に拡散されたソース層68が形成される。第13図では、p型半導体層62とn型半導体層63との各々の領域にソース層68が形成される場合を示しているが、実施形態1乃至3に示すようにp型半導体層62とn型半導体層63とをまたぐ領域に形成することもできる。ゲート電極66は端子72より電圧が供給される。ソース層68は端子73より電圧が供給される。また、p型半導体層62、n型半導体層63には、図示しない端子により所定電圧が供給されることは言うまでもない。この場合も、実施形態1乃至3に示すMOS型可変容量素子と基本的に同等の動作、およびその作用・効果を得ることができる。
Claims (10)
- 第1導電型で構成される少なくとも1つの第1半導体層と、
前記第1半導体層に隣接し、第2導電型で構成される少なくとも1つの第2半導体層と、
前記第1および第2半導体層の各々の直上に、少なくとも1つづつ配置されるゲート絶縁層と、
前記ゲート絶縁層上に配置されるゲート層と、
前記ゲート絶縁層に隣接して配置される、第1または第2導電型のソース層とを備え、
前記ゲート層と前記ソース層とを電極とすることを特徴とするMOS型可変容量素子。 - 前記第1半導体層は、半導体基板であり、前記第2半導体層は、前記半導体基板の表面から深さ方向に選択的に形成されることを特徴とする請求項1に記載のMOS型可変容量素子。
- 半導体基板を備え、
前記第1半導体層は、前記半導体基板の表面から深さ方向に選択的に形成され、
前記第2半導体層は、前記第1半導体層の表面から深さ方向に、前記第1半導体層内に選択的に形成されることを特徴とする請求項1に記載のMOS型可変容量素子。 - 半導体基板を備え、
前記第1および第2半導体層は、前記半導体基板の表面から深さ方向に選択的に形成されることを特徴とする請求項1に記載のMOS型可変容量素子。 - 前記ソース層の不純物濃度は、同じ導電型の前記第1または第2半導体層の不純物濃度に比して、高いことを特徴とする請求項1乃至4の少なくとも何れか1項に記載のMOS型可変容量素子。
- 前記第1および第2半導体層のうちの少なくとも何れか一方における、前記ゲート絶縁層の直下の領域は、前記第1および第2半導体層のバルク領域における不純物濃度とは異なる不純物濃度であることを特徴とする請求項1乃至5の少なくとも何れか1項に記載のMOS型可変容量素子。
- 前記ソース層には、
相互に隣接する、前記第1半導体層内の前記ゲート絶縁層と前記第2半導体層内の前記ゲート絶縁層との間に配置される第1共有ソース層を含み、
前記第1共有ソース層は、前記第1および第2半導体層に跨って配置されることを特徴とする請求項1乃至6の少なくとも何れか1項に記載のMOS型可変容量素子。 - 前記ゲート絶縁層には、
前記第1半導体層と第2半導体層との境界を越えて配置される延長ゲート絶縁層を含み、
前記延長ゲート絶縁層と隣接する前記ソース層には、前記第1半導体層と第2半導体層との境界を越えて配置される延長ソース層、または、前記第1および第2半導体層に跨った領域を越えて、前記第1または第2半導体層に配置される第2共有ソース層を含むことを特徴とする請求項1乃至7の少なくとも何れか1項に記載のMOS型可変容量素子。 - 第1のMOS型可変容量素子と、
前記第1のMOS型可変容量素子よりも、端子間電圧に対しての容量変化領域の線形性が広範囲である第2のMOS型可変容量素子と、の合成容量により構成されることを特徴とするMOS型可変容量素子。 - 前記第2のMOS型可変容量素子は、ソース層およびドレイン層と、同一導電型の半導体層により構成されるバックゲート層を備えることを特徴とする請求項9に記載のMOS型可変容量素子。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2003/002443 WO2004079828A1 (ja) | 2003-03-03 | 2003-03-03 | Mos型可変容量素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2004079828A1 true JPWO2004079828A1 (ja) | 2006-06-08 |
JP4252539B2 JP4252539B2 (ja) | 2009-04-08 |
Family
ID=32948234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004569072A Expired - Lifetime JP4252539B2 (ja) | 2003-03-03 | 2003-03-03 | Mos型可変容量素子 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7622760B2 (ja) |
EP (1) | EP1553636B1 (ja) |
JP (1) | JP4252539B2 (ja) |
AU (1) | AU2003211637A1 (ja) |
TW (1) | TWI221675B (ja) |
WO (1) | WO2004079828A1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050201025A1 (en) * | 2004-03-09 | 2005-09-15 | Jeng-Jye Shau | Capacitor coupling circuits |
US20060125012A1 (en) * | 2004-12-09 | 2006-06-15 | Honeywell International Inc. | Varactor |
KR100821126B1 (ko) * | 2006-07-31 | 2008-04-11 | 한국전자통신연구원 | 선형적인 정전용량 변화를 갖는 가변 캐패시터 회로를구비한 장치 |
JP5147221B2 (ja) * | 2006-11-27 | 2013-02-20 | セイコーNpc株式会社 | 電圧制御saw発振回路 |
JP5282543B2 (ja) * | 2008-11-28 | 2013-09-04 | ソニー株式会社 | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 |
US8498094B2 (en) * | 2011-05-05 | 2013-07-30 | Eta Semiconductor Inc. | Semiconductor variable capacitor |
US9214512B2 (en) | 2013-05-07 | 2015-12-15 | Eta Semiconductor Inc. | Three-terminal variable capacitor |
US9401436B2 (en) | 2011-05-05 | 2016-07-26 | Qualcomm Incorporated | Multiple control transcap variable capacitor |
US8803288B1 (en) | 2011-05-05 | 2014-08-12 | Eta Semiconductor Inc. | Analog transcap device |
US8963289B2 (en) * | 2012-05-08 | 2015-02-24 | Eta Semiconductor Inc. | Digital semiconductor variable capacitor |
WO2014194336A2 (en) * | 2013-05-07 | 2014-12-04 | Fabio Alessio Marino | Analog transcap device |
JP2015104074A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器および移動体 |
KR102235613B1 (ko) * | 2014-11-20 | 2021-04-02 | 삼성전자주식회사 | Mos 커패시터를 구비하는 반도체 소자 |
US10319866B2 (en) | 2017-02-13 | 2019-06-11 | Qualcomm Incorporated | Layout techniques for transcap area optimization |
TWI662713B (zh) * | 2017-10-05 | 2019-06-11 | 世界先進積體電路股份有限公司 | 半導體裝置以及其製造方法 |
US10680120B2 (en) | 2018-04-05 | 2020-06-09 | Vanguard International Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
US10424641B1 (en) | 2018-04-20 | 2019-09-24 | Qualcomm Incorporated | Lateral devices in silicon-on-insulator (SOI) technology |
US11380679B2 (en) * | 2018-09-25 | 2022-07-05 | Intel Corporation | FET capacitor circuit architectures for tunable load and input matching |
JP7123860B2 (ja) * | 2019-06-17 | 2022-08-23 | 株式会社東芝 | 演算装置 |
EP3942614A4 (en) * | 2020-04-22 | 2022-08-03 | Yangtze Memory Technologies Co., Ltd. | VARIABLE CONDENSER |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5226434B2 (ja) * | 1971-09-08 | 1977-07-14 | ||
JPS5028283A (ja) * | 1973-07-13 | 1975-03-22 | ||
JPS5951141B2 (ja) * | 1977-03-10 | 1984-12-12 | 三洋電機株式会社 | 選局装置 |
NL8003874A (nl) * | 1980-07-04 | 1982-02-01 | Philips Nv | Veldeffektcapaciteit. |
JPS6461070A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Semiconductor device |
DE4447307A1 (de) * | 1994-12-31 | 1996-07-04 | Bosch Gmbh Robert | Schaltungsanordnung zur Verminderung der Spannungsabhängigkeit einer MOS-Kapazität |
DE69636161D1 (de) * | 1996-07-30 | 2006-06-29 | St Microelectronics Srl | MOS-Kapazität mit breiten Spannungs- und Frequenzbetriebsbereichen |
JP2000058877A (ja) * | 1998-08-11 | 2000-02-25 | Toyota Central Res & Dev Lab Inc | 半導体可変容量素子 |
US6246076B1 (en) * | 1998-08-28 | 2001-06-12 | Cree, Inc. | Layered dielectric on silicon carbide semiconductor structures |
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JP3559971B2 (ja) * | 2001-12-11 | 2004-09-02 | 日産自動車株式会社 | 炭化珪素半導体装置およびその製造方法 |
US20040206999A1 (en) * | 2002-05-09 | 2004-10-21 | Impinj, Inc., A Delaware Corporation | Metal dielectric semiconductor floating gate variable capacitor |
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US6737929B1 (en) * | 2002-11-22 | 2004-05-18 | Motorola, Inc. | Hybrid n+ and p+ gate-doped voltage variable capacitors to improve linear tuning range in voltage controlled oscillators |
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JP2005019487A (ja) * | 2003-06-24 | 2005-01-20 | Nippon Precision Circuits Inc | Mos型可変容量素子及び電圧制御発振回路 |
-
2003
- 2003-03-03 AU AU2003211637A patent/AU2003211637A1/en not_active Abandoned
- 2003-03-03 WO PCT/JP2003/002443 patent/WO2004079828A1/ja active Application Filing
- 2003-03-03 JP JP2004569072A patent/JP4252539B2/ja not_active Expired - Lifetime
- 2003-03-03 EP EP03816154.3A patent/EP1553636B1/en not_active Expired - Lifetime
- 2003-03-03 TW TW092104410A patent/TWI221675B/zh not_active IP Right Cessation
-
2005
- 2005-02-02 US US11/047,559 patent/US7622760B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1553636B1 (en) | 2013-05-01 |
JP4252539B2 (ja) | 2009-04-08 |
TW200418194A (en) | 2004-09-16 |
AU2003211637A1 (en) | 2004-09-28 |
TWI221675B (en) | 2004-10-01 |
US7622760B2 (en) | 2009-11-24 |
EP1553636A1 (en) | 2005-07-13 |
WO2004079828A1 (ja) | 2004-09-16 |
EP1553636A4 (en) | 2006-08-30 |
US20050127411A1 (en) | 2005-06-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070517 |
|
RD03 | Notification of appointment of power of attorney |
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|
A711 | Notification of change in applicant |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090120 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090121 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4252539 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
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R350 | Written notification of registration of transfer |
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