JP2000058877A

JP2000058877A - 半導体可変容量素子

Info

Publication number: JP2000058877A
Application number: JP10239497A
Authority: JP
Inventors: Yukihiko Watanabe; 行彦渡辺
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1998-08-11
Filing date: 1998-08-11
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】ＩＣの製造プロセスで作り込むことが可能
な、高い容量比を有する半導体可変容量素子を提供す
る。【解決手段】半導体可変容量素子１００は、ｎ型のシ
リコン基板１０内に形成されたｐ型ウェルからなる第１
半導体層１２、第１半導体層１２の表面部に選択的に形
成された、ｐ型の不純物を含む第２半導体層１４、第２
半導体層１４の表面に形成されたゲート絶縁層１６、お
よびゲート絶縁層１６の表面に形成された電極層１８を
有する。第２半導体層１４は、フラットバンド電圧が異
なる複数の領域１４ａ〜１４ｄを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型の半導体
可変容量素子に関する。

【０００２】

【背景技術】たとえば、携帯機器用途の通信用ＩＣとし
て、水晶発振回路の開発が求められている。この水晶発
振回路は、水晶発振回路内のロードキャパシタの容量を
印加電圧で変化させることにより、出力周波数の調整を
行う。したがって、この水晶発振回路は、キャパシタの
容量変化率が出力周波数の調整範囲を制限する。このよ
うな電圧で制御する水晶発振回路は、一般にＶＣＸＯ
（Ｖoltage ＣontrolledＣrystal Ｏscillator）と呼ば
れている。

【０００３】このＶＣＸＯ回路の部品点数を少なくする
ためには、出力周波数調整用のロードキャパシタをＩＣ
に内蔵させる必要がある。このときのロードキャパシタ
に要求される項目のひとつとしては、印加電圧に対する
容量変化が大きいことがあげられる。

【０００４】従来、ＩＣの中に作り込む可変容量素子の
ひとつとして、図９に示すような構造を持つｐｎダイオ
ードが用いられてきた。このダイオードは、ｎ型基板１
内にｐ型ウェル２が形成され、このｐ型ウェル２の表面
部にｎ⁺型の不純物拡散層３が形成され、そして、ｐ型
ウェル２と不純物拡散層３とでｐｎ接合が形成されてい
る。また、ｎ⁺型の不純物拡散層３と離間して、ｐ⁺型の
不純物拡散層からなるコンタクト層５が形成されてい
る。不純物拡散層３および５の表面には、電極４および
６がそれぞれ形成されている。そして、電極４および６
の層は絶縁層７によって電気的に分離されている。

【０００５】この可変容量素子の容量値が電圧によって
変わる原理は、以下のようである。つまり、ｐｎダイオ
ードに逆方向電圧を印加すると、図９に示したように空
乏層８が広がる。そして、印加する電圧を変えると、こ
の空乏層８の広がりが変化し、それにともない容量値も
変化する。

【０００６】図９に示すｐｎダイオード型キャパシタ
の、印加電圧に対する容量値の特性の測定例を図１０に
示す。この測定例では、サンプルとして、ｐ型ウェル２
での不純物濃度が２×１０¹⁶ｃｍ^-3、ｎ型不純物拡散層
３での不純物濃度が１×１０¹⁶ｃｍ^-3のものを用いてい
る。この測定例からも明らかなように、ｐｎダイオード
を用いた可変容量素子においては、電圧に対する容量値
が非線形で変化することがわかる。

【０００７】このような従来技術の問題点は、印加電圧
に対する容量値の変化割合が小さいことである。ｐｎ接
合の印加電圧に対する容量値は、式（１）で与えられ
る。

【０００８】

【数１】式（１）で、各記号は以下のとおりである。

【０００９】ｑ：電荷素量 εSi：シリコンの誘電率Ｎｓｕｂ：基板不純物濃度ｋ：ボルツマン定数Ｔ：絶対温度式（１）から明らかなように、ｐｎ接合型キャパシタの
容量は、おおよそ印加電圧の平方根で変化する。たとえ
ば、印加電圧が１Ｖの時の容量をＣ１、５Ｖの時の容量
をＣ５とすると、Ｃ１/Ｃ５は1.7程度となる。この値
は、基板不純物濃度Ｎｓｕｂ（図８のｐ型ウェル２の不
純物濃度に相当する。）を変えてもほとんど変化しな
い。また、この程度の容量比では水晶発振回路の周波数
制御回路に用いるには不十分である。

【００１０】

【発明が解決しようとする課題】本発明の目的は、ＩＣ
の製造プロセスで作り込むことが可能な、高い容量比を
有する半導体可変容量素子を提供することにある。

【００１１】

【課題を解決するための手段】本発明に係る半導体可変
容量素子は、第１導電型の不純物を含む第１半導体層、
前記第１半導体層の表面部に選択的に形成された、第１
導電型の不純物を含む第２半導体層、前記第２半導体層
の表面に形成されたゲート絶縁層、および前記ゲート絶
縁層の表面に形成された電極層、を含み、前記第２半導
体層は、フラットバンド電圧が異なる複数の領域を有す
る。

【００１２】この半導体可変容量素子は、フラットバン
ド電圧が異なるＭＯＳ型可変容量素子を並列接続したこ
とと等価である。したがって、これらのＭＯＳ型可変容
量素子の合成容量は、各ＭＯＳ型可変容量素子の電圧−
容量特性の和となる。そして、前記第２半導体層の複数
の領域におけるフラットバンド電圧を適宜設定すること
により、幅広い電圧範囲で容量値が電圧に対して直線的
に変化する半導体可変容量素子が実現される。

【００１３】前記フラットバンド電圧が異なる複数の領
域は、各領域における不純物濃度を選択することによっ
て形成することができる。これらのフラットバンド電圧
の異なる領域は、ＩＣを作成するプロセスで用いられ
る、イオン注入技術とフォトリソグラフィ技術とを組み
合わせることにより容易に形成することができる。

【００１４】さらに、前記フラットバンド電圧が異なる
複数の領域は、容量変化の線形性をよくするために、平
面の面積が同一であることが望ましい。

【００１５】また、前記フラットバンド電圧が異なる複
数の領域は、各領域の不純物濃度を変化させる方法の他
に、各領域の仕事関数を変化させる方法、あるいは各領
域の膜の膜厚を変化させる方法、によって形成すること
ができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態に係る
一例を図面を参照しながら説明する。図１は、本実施の
形態に係る半導体可変容量素子（以下、これを「ＭＯＳ
型可変容量素子」という。）１００の要部を模式的に示
す平面図であり、図２は、図１におけるＡ−Ａ′線に沿
った断面を模式的に示す図である。なお、図１におい
て、最上層の絶縁層は図示されていない。

【００１７】ＭＯＳ型可変容量素子１００は、図２に示
すように、ｎ型のシリコン半導体基板１０内にｐ型ウェ
ルからなる第１半導体層１２が形成されている。この第
１半導体層１２の表面には、ｐ型不純物が選択的に拡散
されて第２半導体層１４が形成されている。また、この
第２半導体層１４と離間して、高濃度のｐ型不純物を選
択的に拡散されてコンタクト層２０が形成されている。
そして、第２半導体層１４の表面には、酸化シリコンか
らなるゲート絶縁層１６が形成され、このゲート絶縁層
１６の表面には、ゲート電極１８が形成されている。ま
た、コンタクト層２０の表面には、コンタクト電極２２
が形成されている。ゲート電極１８とコンタクト電極２
２は、分離絶縁層（素子分離領域）３０によって電気的
に分離されている。

【００１８】そして、本実施の形態で特徴的なことは、
ＭＯＳ素子を構成する第２半導体層１４が、複数（この
例では４つ）の異なるフラットバンド電圧を有する領域
１４ａ〜１４ｄから構成されていることである。フラッ
トバンド電圧が異なる領域１４ａ〜１４ｄは、その不純
物濃度が段階的に変化するように形成されている。例え
ば、図３に示すように、図１のＢ−Ｂ’線に沿った、第
２半導体層１４の不純物の濃度プロファイルが１０¹⁶〜
１０¹⁸ｃｍ^-3の範囲において４段階（図示の例では、１
×１０¹⁷〜１０×１０¹⁷ｃｍ^-3の範囲）で変化するよう
に形成されている。この例では、第２半導体層１４の不
純物濃度を考慮して、例えば、ｐ型ウェルからなる第１
半導体層１２の不純物濃度は１０¹⁴〜１０¹⁵ｃｍ^-3、コ
ンタクト層２０の不純物濃度は１０¹⁸〜１０²⁰ｃｍ^-3、
シリコン半導体基板１０の不純物濃度は１０¹³〜１０¹⁴
ｃｍ^-3に設定できる。ここに記載した各層の不純物濃度
は例示であって、各層の不純物濃度はデバイスの設計な
どに応じて好ましい値に決定される。

【００１９】また、第２半導体層１４を構成する各領域
１４ａ〜１４ｄの面積（ゲート絶縁層１６に接する面の
面積）Ｓａ，Ｓｂ，ＳｃおよびＳｄは同一に設定されて
いる。フラットバンド電圧が異なる複数の領域１４ａ〜
１４ｄを同一面積とすることにより、容量変化の直線性
がよくなる。さらに、各領域１４ａ〜１４ｄの拡散深さ
は、電圧−容量特性の設計の容易さを考慮して、各領域
の不純物濃度で決まる空乏層の幅より浅く設定されるこ
とが望ましい。

【００２０】さらに、第２半導体層１４を構成する各領
域１４ａ，１４ｂ，１４ｃおよび１４ｄのフラットバン
ド電圧をそれぞれＶａ，Ｖｂ，ＶｃおよびＶｄとする
と、Ｖａ＞Ｖｂ＞Ｖｃ＞Ｖｄ、の関係が成立する。ただし、フラットバンド電圧が異な
る領域の配列順序は特に限定されない。

【００２１】図４は、本実施の形態のＭＯＳ型可変容量
素子１００の等価回路を示したものである。このＭＯＳ
型可変容量素子１００は、半導体（第１半導体層および
第２半導体層１２，１４）、絶縁体（ゲート電極層１
６）および金属（電極層１８）で構成されるＭＩＳ容量
を含む。具体的には、第２半導体層１４を構成する各領
域１４ａ，１４ｂ，１４ｃおよび１４ｄは、それぞれ、
フラットバンド電圧の異なるＭＩＳ容量Ｃ１，Ｃ２，Ｃ
３およびＣ４を構成する。そして、ＭＯＳ型可変容量素
子１００の容量ＣＴは、次式で表される。

【００２２】ＣＴ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４このＭＯＳ型可変容量素子１００では、端子Ｔ１，Ｔ２
（電極１８，２２）のバイアス電圧を変化させることに
より、ＭＩＳ容量Ｃ１，Ｃ２，Ｃ３およびＣ４がともに
変化し、その結果、ＭＯＳ型可変容量素子１００の容量
ＣＴが変化する。

【００２３】つぎに、本発明の動作原理について、図５
および図６を参照して説明する。ＭＩＳ容量のフラット
バンド電圧Ｖ_FBは、下記の式で表される。

【００２４】Ｖ_FB＝φ_ms＋Ｎ_I／Ｃ_I ここで、φ_msは半導体と金属との仕事関数の差、Ｎ_Iは
第１半導体層に導入される不純物原子の単位面積あたり
の数、Ｃ_Iは絶縁体の単位面積あたりの容量である。し
たがって、フラットバンド電圧は、通常のＭＯＳＦＥＴ
のしきい値電圧を制御する場合と同様に、第１半導体層
に注入される不純物の濃度によって制御することができ
る。

【００２５】例えば、ｐ型ウェル（第１半導体層）から
なるＭＩＳ容量の電圧−容量特性は、図５の曲線ａのよ
うになる。このときのフラットバンド電圧をＶ_FBとす
る。そして、第１半導体層に不純物としてさらにボロン
原子を所定量（例えば１０¹²／ｃｍ²程度）の濃度で注
入すると、電圧−容量特性は図５の曲線ｂのように変位
する。このときのフラットバンド電圧をＶ_FB’とする。
このように第１半導体層に導入される不純物の濃度を変
えることによって、ＭＩＳ容量のフラットバンド電圧を
Ｖ_FBからＶ_FB’に変化させることができる。

【００２６】したがって、フラットバンド電圧の異なる
ＭＩＳ容量を複数個並列に接続させることにより、図６
に示すように、近似的に直線的に変化する容量−電圧特
性を得ることができる。そして、フラットバンド電圧の
異なるＭＩＳ容量の数を多くすることにより、容量−電
圧特性はより直線的に変化することになる。図６におい
て、容量の最大値Ｃｍａｘの値は、主として、絶縁体の
比誘電率および厚みにより決定でき、容量の最小値Ｃｍ
ｉｎは、主として、第２半導体層の不純物の濃度により
決定できる。また容量値が最大および最少となる電圧Ｖ
１およびＶ２は、フラットバンド電圧の値により決定す
ることができる。このように、本発明によれば、容量の
変化率および容量が変化する電圧範囲を自由に設定でき
る。

【００２７】（測定例）つぎに、本実施の形態に係るＭ
ＯＳ型可変容量素子を用いて行った測定例について述べ
る。この測定では、本実施の形態に係る構造を有するサ
ンプルを作成し、その電圧−容量特性を求めた。その結
果を図７に示す。測定に用いたサンプルの条件は以下の
ようである。ｐ型第２半導体層１４の各領域の不純物濃
度は、ｐ型第１半導体層１２にさらにイオン注入によっ
てドープされた不純物濃度をイオン注入量で示した。

【００２８】ｎ型半導体基板１０の不純物濃度；１０¹⁵／ｃｍ³ ｐ型第１半導体層１２の不純物濃度；２×１０¹⁶／ｃ
ｍ²（イオン注入量）ｐ型第２半導体層１４の各領域の不純物濃度領域１４ａの不純物濃度；１．５×１０¹²／ｃｍ
²（イオン注入量）領域１４ｂの不純物濃度；２．１×１０¹²／ｃｍ
²（イオン注入量）領域１４ｃの不純物濃度；２．７×１０¹²／ｃｍ
²（イオン注入量）領域１４ｄの不純物濃度；３．３×１０¹²／ｃｍ
²（イオン注入量）ｐ型第２半導体層１４の各領域の面積Ｓａ〜Ｓｄ；５
×１０^-3ｃｍ² ゲート絶縁層１６の膜厚；２０ｎｍゲート絶縁層１６の比誘電率；３．９図７から明らかなように、この測定例によれば、広い電
圧範囲で、容量値が電圧に対して直線的に変化する可変
容量素子が実現できることを確認した。また、比較のた
めに、従来構造のｐｎダイオード型キャパシタについて
も同様の電圧−容量特性を求めた。その結果を図８に示
す。図７および図８を比較すると、本実施の形態に係る
サンプルは、従来の比較サンプルに比べて、広い電圧範
囲で良い線形性があることがわかる。

【００２９】（変形例）上記実施の形態では、第１導電
型がｐ型の例を記載したが、第１導電型がｎ型であって
もよい。また、第２半導体層を構成するフラットバンド
電圧が異なる領域は複数であればよい。また、フラット
バンド電圧が異なる領域は、素子サイズが大きくなる
が、相互に離れていてもよい。

【００３０】

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＭＯＳ型可変容量素
子の平面を模式的に示す図である。

【図２】図１のＡ−Ａ′に沿った断面の構造を模式的に
示す図である。

【図３】第２半導体層の不純物の濃度プロファイルを示
す図である。

【図４】図１および図２に示すＭＯＳ型可変容量素子の
等価回路である。

【図５】ＭＩＳ容量における、電圧−容量特性を示す図
である。

【図６】本発明のＭＯＳ型可変容量素子の、電圧−容量
特性を示す図である。

【図７】本発明のＭＯＳ型可変容量素子の電圧−容量特
性の測定例を示す図である。

【図８】従来のｐｎダイオード型の可変容量素子の電圧
−容量特性の測定例を示す図である。

【図９】従来のｐｎダイオード型の可変容量素子の断面
を模式的に示す図である。

【図１０】図９に示す可変容量素子の電圧−容量特性の
測定例を示す図である。

【符号の説明】

１０シリコン半導体基板１２第１半導体層１４第２半導体層１６ゲート絶縁層１８ゲート電極２０コンタクト層２２コンタクト電極３０分離絶縁層１００ＭＯＳ型可変容量素子

Claims

【特許請求の範囲】

【請求項１】第１導電型の不純物を含む第１半導体
層、前記第１半導体層の表面部に選択的に形成された、第１
導電型の不純物を含む第２半導体層、前記第２半導体層の表面に形成されたゲート絶縁層、お
よび前記ゲート絶縁層の表面に形成された電極層、を含み、前記第２半導体層は、フラットバンド電圧が異なる複数
の領域を有する半導体可変容量素子。
【請求項２】請求項１において、前記フラットバンド電圧が異なる複数の領域は、各領域
が異なる不純物濃度を有する半導体可変容量素子。
【請求項３】請求項１または請求項２において、前記フラットバンド電圧が異なる複数の領域は、平面の
面積が同一である半導体可変容量素子。