CN109830527A - 半导体结构及其制造方法与半导体器件 - Google Patents

Abstract

本申请公开了一种半导体结构及其制造方法与半导体器件，该半导体结构包括：半导体衬底；外延层，为第一掺杂类型，位于半导体衬底的第一表面上；阱区，为第二掺杂类型，位于外延层上，阱区的掺杂浓度大于外延层的掺杂浓度，第二掺杂类型与第一掺杂类型相反；掺杂区，为第一掺杂类型，自阱区延伸至外延层中，从而在阱区中限定出至少一个阱区岛；以及隔离层，至少部分位于阱区与掺杂区之间，用于分隔阱区与掺杂区，其中，掺杂区接收控制电压，当控制电压满足特定范围时，每个阱区岛中形成与阱区反型的沟道区，沟道区靠近隔离层且与外延层接触。从而将之前决定PN结击穿电压的因素——外延层浓度，变成了阱区浓度，进而改变了PN结的击穿电压。

Description

半导体结构及其制造方法与半导体器件

技术领域

本公开涉及半导体器件制造领域，更具体地，涉及一种半导体结构及其制造方法与半导体器件。

背景技术

众所周知，PN结是分立器件或者集成电路制造中的基本结构单元。一个制作良好的PN结拥有极好的开关特性，或稳压特性。随着应用的不同也衍生出诸如PIN管、TVS管、开关管、整流管等多种分立器件。在集成电路中经常用来制作隔离、基极、发射极、源漏极等等多种功能区。一个PN结的反向电压是稳定的，PN结的反向击穿电压受势垒区或者空间电荷区的宽度影响，因此一个PN结的击穿电压往往受浓度较低的那一侧影响更大。例如一个浓度较高的N型硅和浓度较低的P型硅烧结在一起，势垒区将在P型硅一侧获得更大的展宽，因此这个PN结的击穿电压将由P型来决定。若低浓度一侧的掺杂浓度不再发生改变，PN结的击穿电压也将趋于稳定。

在制作PN结时，PN结两侧的浓度高低已经确定，因此该PN结的击穿电压是固定的，然而，在某些特定场合，需要不同的击穿电压满足应用需求。

发明内容

有鉴于此，本公开提供了一种半导体结构及其制造方法与半导体器件，通过掺杂区接收控制电压，当控制电压满足特定范围时，每个阱区岛中形成与阱区反型的沟道区，从而将之前决定PN结击穿电压的因素——外延层浓度，变成了阱区浓度，进而改变了PN结的击穿电压。

根据本公开的第一方面，提供了一种半导体结构，包括：半导体衬底；外延层，为第一掺杂类型，位于所述半导体衬底的第一表面上；阱区，为第二掺杂类型，位于所述外延层上，所述阱区的掺杂浓度大于所述外延层的掺杂浓度，所述第二掺杂类型与所述第一掺杂类型相反；掺杂区，为第一掺杂类型，自所述阱区延伸至所述外延层中，从而在所述阱区中限定出至少一个阱区岛；以及隔离层，至少部分位于所述阱区与所述掺杂区之间，用于分隔所述阱区与所述掺杂区，其中，所述掺杂区接收控制电压，当所述控制电压满足特定范围时，每个所述阱区岛中形成与所述阱区反型的沟道区，所述沟道区靠近所述隔离层且与所述外延层接触。

优选地，还包括：第一电极，与所述半导体衬底和/或所述外延层电连接；第二电极，与所述阱区电连接；以及第三电极，与所述掺杂区电连接以提供所述控制电压。

优选地，所述隔离层的至少部分位于所述掺杂区与所述外延层之间，用于使所述外延层与所述掺杂区电隔离。

优选地，所述第一电极位于所述半导体衬底的第二表面上，所述半导体衬底的第二表面与所述第一表面相对。

优选地，还包括绝缘层，覆盖所述阱区、所述掺杂区以及所述隔离层。

优选地，所述第二电极与第三电极位于所述绝缘层上，所述半导体结构还包括：第一电连接结构，贯穿所述绝缘层并延伸至所述阱区中，所述第一电连接结构与所述第二电极电相连；以及第二电连接结构，贯穿所述绝缘层并延伸至所述掺杂区中，所述第二电连接结构与所述第三电极电相连。

优选地，当所述控制电压满足所述特定范围时，所述沟道区的多数载流子浓度随所述控制电压变化且高于所述阱区的多数载流子浓度。

优选地，所述掺杂区包括第一掺杂类型的多晶硅。

优选地，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。

优选地，所述衬底为第一掺杂类型，且掺杂浓度大于所述外延层的掺杂浓度。

优选地，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

根据本公开的第二方面，提供了一种制造半导体结构的方法，包括：在半导体衬底的第一表面上形成第一掺杂类型的外延层；在所述外延层上形成第二掺杂类型的阱区，所述阱区的掺杂浓度大于所述外延层的掺杂浓度，所述第二掺杂类型与所述第一掺杂类型相反；自所述阱区延伸至所述外延层中形成第一掺杂类型的掺杂区，以在所述阱区中限定出至少一个阱区岛；至少在所述阱区与所述掺杂区之间形成隔离层，用于分隔所述阱区与所述掺杂区；以及向所述掺杂区提供控制电压，当所述控制电压满足特定范围时，每个所述阱区岛中形成与所述阱区反型的沟道区，所述沟道区靠近所述隔离层且与所述外延层接触。

优选地，形成所述隔离层和所述掺杂区的步骤包括：图案化所述外延层，在所述外延层中形成隔离槽，以在所述阱区中限定出所述至少一个阱区岛；覆盖所述外延层的表面、所述隔离槽的内表面以形成所述隔离层；以及在所述隔离槽内填充所述掺杂区。

优选地，在所述隔离槽内填充所述掺杂区的步骤包括：在所述隔离槽内填充第一掺杂类型的多晶硅层；以及去除部分所述多晶硅层，使得覆盖在所述外延层表面上的所述隔离层被暴露。

优选地，所述多晶硅层包括原位掺杂的多晶硅，或者包括注入掺杂离子后的非原位掺杂的多晶硅。

优选地，形成所述阱区的方法包括：利用离子注入工艺，向所述外延层的整个上表面进行一定深度的离子注入，以形成所述阱区并保留位于所述阱区下方的部分所述外延层。

优选地，在形成所述阱区之后，所述方法还包括：形成绝缘层，所述阱区、所述掺杂区以及所述隔离层位于所述绝缘层下方；形成贯穿所述绝缘层的第一电连接结构和第二电连接结构，所述第一电连接结构延伸至所述阱区，所述第二电连接结构延伸至所述掺杂区；以及形成第一电极至第三电极，所述第一电极与所述半导体衬底和/或所述外延层电连接，所述第二电极与所述第一电连接结构电连接，所述第三电极与所述第二电连接结构电连接，所述第二电极和所述第三电极位于所述绝缘层之上。

优选地，所述第一电极包括覆盖在所述半导体衬底的第二表面的导体层，所述半导体衬底的第二表面与所述第一表面相对。

根据本公开的第三方面，提供了一种半导体器件，包括：多个上述的半导体结构，其中，所述多个半导体结构呈阵列排布。

优选地，所述多个半导体结构的所述第一电极相连，所述多个半导体结构的所述第二电极相连。

优选地，所述多个半导体结构共用同一所述衬底，从而共用所述第一电极。

优选地，所述多个半导体结构的所述第二电极互连以形成第一导电区。

优选地，在每个所述半导体结构中，所述掺杂区包括延伸部，所述第三电极位于所述延伸部上方并通过所述延伸部与整个所述掺杂区电连接，多个所述阱区岛以及所述延伸部按照第一方向依次排列。

优选地，所述多个半导体结构按照垂直于所述第一方向的第二方向排列，所述多个半导体结构的所述第三电极互连形成第二导电区。

根据本公开的半导体结构及其制造方法，通过在第一掺杂类型的外延层上形成第二掺杂类型的阱区，从而使阱区与外延层形成了PN结，由于阱区的掺杂浓度大于外延层的掺杂浓度，因此该PN结的击穿电压由外延层的掺杂浓度决定，通过形成自阱区延伸至外延层中的掺杂区，在阱区中限定出至少一个阱区岛，并且通过形成位于阱区与掺杂区之间的隔离层，在掺杂区施加控制电压，当控制电压满足特定范围时，每个阱区岛中形成与阱区反型的沟道区，从而将之前决定PN结击穿电压的因素——外延层浓度，变成了阱区浓度，进而改变了PN结的击穿电压，达到了PN结击穿电压可变的目的。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。

图1a至图2b示出了本发明实施例的半导体器件的结构示意图。

图3至图11示出了本发明实施例制造半导体器件的方法在各个阶段的截面图。

图12示出了本发明实施例的集成电路的结构示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a至图2b示出了本发明实施例的半导体器件的结构示意图。其中，图1a、图2a示出了本发明实施例的半导体器件的顶视图，图1b示出了沿图1a中A-A线的截面图，图2b示出了沿图2a中A-A线的截面图。

如图1a、图1b所示，本发明实施例的半导体器件包括：半导体衬底101、外延层110、阱区120、隔离层130、掺杂区140、绝缘层150、第一电连接结构162、第二电连接结构163、第一电极171、第二电极172以及第三电极173，其中，隔离层130包括隔离层的第一部分132与隔离层的第二部分131。阱区120为第二掺杂类型，半导体衬底101、外延层110、掺杂区140为第一掺杂类型，其中，阱区120的掺杂浓度大于外延层110的掺杂浓度，掺杂区140的掺杂浓度大于外延层110的掺杂浓度，衬底101的掺杂浓度大于外延层110的掺杂浓度。第二掺杂类型与第一掺杂类型相反。第二掺杂类型选自P型掺杂与N型掺杂中的一种，第一掺杂类型选自P型掺杂与N型掺杂中的另一种。

在本实施例中，第二掺杂类型选自P型掺杂，第一掺杂类型选自N型掺杂。然而本发明实施例并不限于此，本领域技术人员可根据需要对掺杂类型进行其他设置。为了清楚起见，在图1a中未示出半导体器件中的绝缘层与各个电极。

在本实施例中，外延层110位于半导体衬底101的第一表面上。阱区120位于外延层110上。掺杂区140自阱区120延伸至外延层110中，并且围绕部分阱区120，以在阱区中限定出至少一个阱区岛121。隔离层的第一部分132位于阱区120与掺杂区140之间，用于分隔阱区120与掺杂区140，使阱区120与掺杂区140电隔离。隔离层的第二部分131位于掺杂区140与外延层110之间，用于分隔外延层110与掺杂区140，使外延层110与掺杂区140电隔离。绝缘层150覆盖阱区120、掺杂区140以及隔离层130。

半导体衬底101的第一表面与第二表面相对。第一电连接结构162贯穿绝缘层150延伸至阱区120中。第二电连接结构163贯穿绝缘层150延伸至掺杂区140中。第一电极171位于半导体衬底101的第二表面上，与半导体衬底101和/或外延层110电连接，第二电极172与第三电极173位于绝缘层150上，并分别与第一电连接结构162和第二电连接结构163接触。其中，通过第一电连接结构162与第二电极172实现将阱区120引出至外部电路，通过第二电连接结构163与第三电极173实现将掺杂区120引出至外部电路。

在本实施例中，掺杂区140的材料包括但不限于多晶硅，隔离层130的材料包括但不限于栅氧材料，掺杂区140的掺杂浓度大于外延层110的掺杂浓度，从器件原理上可以容易理解为：掺杂区140与阱区120用隔离层加以绝缘，并分别在掺杂区140与阱区120引出第三电极173和第二电极172，在N型掺杂区140、隔离层130以及P型阱区120之间形成了一个横向MOS电容结构，如图1c所示。当在第三电极173施加的控制电压在满足特定范围时，P型阱区120中的多数载流子(带正电的空穴)将被驱离隔离层130，反之少数载流子(带负电的电子)将被吸引并在P型阱区120和隔离层130界面处累积。当靠近隔离层130的少数载流子浓度足够高时，少数载流子浓度会超过P型阱区120中的多数载流子浓度，进而形成与P型阱区120反型的N型沟道区。且该N型沟道区的浓度随第三电极173外加的控制电压高低而发生变化。

如图2a、图2b所示，在第三电极173未通电的状态下或者在第三电极173施加的电压未满足特定范围时，P型阱区120的掺杂浓度大于N型外延层110的掺杂浓度，P型阱区120与N型外延层110形成的PN结的反向击穿电压由N型外延层110的掺杂浓度决定。利用图1c所示的MOS电容原理，当掺杂区140接收的控制电压满足特定范围时，每个阱区岛121中形成与阱区120反型的沟道区180，沟道区180靠近隔离层130且与外延层110接触，既N型外延层110与N型沟道区180联合重新与P型阱区120形成了一个新的PN结。此时，N型沟道区180、P型阱区120、N型外延层110中的多数载流子浓度依次递减，所以第一电极171与第二电极172之间的PN结的击穿电压转而由P型阱区120的掺杂浓度决定。此外，N型沟道区180的浓度的变化随第三电极173的电压而变化，进而P型阱区120的掺杂浓度的变化也随第三电极173的电压而变化，从而实现了变压的目的。

利用本实施例的半导体结构可以制作以PN结为基础的变压器件，例如变压二极管、变压三极管等等。

图3至图11示出了本发明实施例制造半导体器件的方法在各个阶段的截面图。下面将结合图3至图10对本发明半导体器件的制造方法进行详细的说明。

本发明实施例的方法开始于半导体衬底101，在半导体衬底101的第一表面形成外延层110，如图3所示。

在该步骤中，例如采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)、物理气相沉积工艺(Physical Vapor Deposition,PVD)在N型掺杂的半导体衬底101的第一表面形成N型掺杂的外延层110。其中，外延层110的掺杂浓度小于半导体衬底101的掺杂浓度。然而本发明实施例并不限于此，由于外延层110的掺杂浓度将决定半导体结构的初始电压，本领域技术人员可以根据需要对外延层110的掺杂浓度进行其他设置。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，图案化外延层110，以在外延层110中形成隔离槽102，如图4所示。

在该步骤中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在外延层110中的预定深度。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。在该实施例中，被隔离槽102围绕限定的部分形成至少一个阱区岛，且隔离槽102将用于形成后续步骤的隔离层与掺杂区。为此，隔离槽102的深度不小于1000埃。

进一步地，覆盖外延层110的表面、隔离槽102的内表面形成隔离层130，如图5所示。

在该步骤中，例如采用CVD或PVD工艺在外延层110与隔离槽102的表面形成隔离层130。在该实施例中，隔离层130的厚度范围包括20至1000埃，隔离层130的材料包括但不限于氧化物。

进一步地，覆盖隔离层130并填充隔离槽102形成多晶硅层103，如图6所示。

在该步骤中，例如采用CVD或PVD工艺在隔离层130表面沉积N型掺杂的多晶硅，其中，多晶硅可以为原位掺杂的多晶硅，并且掺杂浓度大于外延层的掺杂浓度。

在一些其他实施例中，多晶硅也可以为非原位掺杂多晶硅，在隔离层130表面沉积之后，在利用注入进行掺杂，其中，多晶硅的掺杂类型为N型掺杂。

进一步地，去除部分多晶硅层103，使得覆盖在外延层110表面上的隔离层130被暴露，如图7所示。

在该步骤中，例如采用刻蚀工艺蚀多晶硅层103，当刻蚀在到达覆盖外延层110的表面的隔离层130时停止。此时，仅保留隔离槽内部的多晶硅，从而形成掺杂区140。

在一些其他实施例中，例如采用化学机械抛光工艺去除多晶硅层103，在到达覆盖外延层110的表面的隔离层130时停止抛光。此时，仅保留隔离槽内部的多晶硅，从而形成掺杂区140。

进一步地，在外延层110上部形成阱区120，如图8所示。

在该步骤中，例如采用利用离子注入工艺，经由隔离层130向外延层110注入P型的掺杂离子，以形成阱区120并保留位于阱区120下方的部分外延层110。由于在前述步骤中形成了隔离槽，既槽隔离工艺，器件的源区的边界已经由被隔离槽围绕的阱区岛来限定。因此，P型阱区120形成的过程可以使用无掩膜的全面注入工艺，这里可以节省一张光刻版层次。

在该实施例中，阱区120的掺杂浓度大于外延层110的掺杂浓度，使该PN结的击穿电压由浓度较低的N型外延层110决定。与此同时，当掺杂区140接收到的加控制电压满足特定范围时，P型阱区120的掺杂浓度应小于紧挨隔离层130处形成的N型沟道区的掺杂浓度，该沟道区与外延层110相连，从而使P型阱区120与N型沟道区重新形成PN结，重新形成的PN结的击穿电压由浓度较低的阱区120决定。

关于阱区120的掺杂浓度本领域技术人员根据需要可自行调整，但应设置为能形成反型P型阱区的N型沟道区以形成PN结。

进一步地，形成绝缘层150，使得阱区120、掺杂区140以及隔离层130位于绝缘层150下方，如图9所示。

在该步骤中，例如利用CVD或PVD工艺在半导体结构表面沉积绝缘介质，并配合相应的退火、回流或化学机械抛光工艺形成绝缘层150。其中，绝缘介质的材料包括但不限于磷硅玻璃、硼磷硅玻璃、非掺杂硅玻璃、氟硅玻璃。

进一步地，分别贯穿绝缘层150并延伸至掺杂区140、贯穿绝缘层150并延伸至阱区120形成接触孔104，如图10所示。

在该步骤中，位于半导体结构第一表面的接触孔104应延伸至阱区120内部或水平位置预定深度，当掺杂区140在被施加电压时，形成的沟道区可以与外延层110相连。

进一步地，分别在接触孔中形成第一电连接结构162以及第二电连接结构163，如图11所示。

在该步骤中，例如利用CVD或PVD工艺在接触孔中沉积导电材料，并将接触孔填满，使导电材料充分与阱区120以及掺杂区140接触，其中，导电材料包括但不限于金属钨。

进一步地，在半导体衬底101的第二表面形成第一电极171，在绝缘层150上形成与第一电连接结构162接触的第二电极172，在绝缘层150上形成与第二电连接结构163接触的第三电极173，其中，半导体衬底的第二表面与第一表面相对，从而形成如图1a、图1b所示的本发明实施例的半导体结构。

图12示出了本发明实施例的半导体器件的结构示意图。

如图12所示，本发明实施例的半导体器件包括多个上述的半导体结构，多个半导体结构呈阵列排布。既每个半导体结构作为一个独立的器件，采用多个独立器件并联的结构以实现更大的电流，具体的，多个半导体结构的第一电极相连，多个半导体结构的第二电极相连。多个半导体结构共用同一衬底，从而共用第一电极。多个半导体结构的第二电极172互连以形成第一导电区191。在每个半导体结构中，掺杂区140包括延伸部141，第三电极173位于延伸部上方并通过延伸部141与整个掺杂区140电连接，多个阱区岛121以及延伸部141按照X方向(第一方向)依次排列。多个半导体结构按照垂直于X方向的Y方向(第二方向)排列，多个半导体结构的第三电极173互连形成第二导电区192。

在如图12中示出了100个半导体结构并联的半导体器件示意图。

然而本发明实施例并不限于此，本领域技术人员可根据模拟独立器件的电流极限来自由选择独立器件的数量来与电流相匹配。

根据本公开的半导体结构及其制造方法与半导体器件，通过在第一掺杂类型的外延层上形成第二掺杂类型的阱区，从而使阱区与外延层形成了PN结，由于阱区的掺杂浓度大于外延层的掺杂浓度，因此该PN结的击穿电压由外延层的掺杂浓度决定，通过形成自阱区延伸至外延层中的掺杂区，在阱区中限定出至少一个阱区岛，并且通过形成位于阱区与掺杂区之间的隔离层，在掺杂区施加控制电压，当控制电压满足特定范围时，每个阱区岛中形成与阱区反型的沟道区，从而将之前决定PN结击穿电压的因素——外延层浓度，变成了阱区浓度，进而改变了PN结的击穿电压，达到了PN结击穿电压可变的目的。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (24)

1.一种半导体结构，其特征在于，包括：

半导体衬底；

外延层，为第一掺杂类型，位于所述半导体衬底的第一表面上；

阱区，为第二掺杂类型，位于所述外延层上，所述阱区的掺杂浓度大于所述外延层的掺杂浓度，所述第二掺杂类型与所述第一掺杂类型相反；

掺杂区，为第一掺杂类型，自所述阱区延伸至所述外延层中，从而在所述阱区中限定出至少一个阱区岛；以及

隔离层，至少部分位于所述阱区与所述掺杂区之间，用于分隔所述阱区与所述掺杂区，

其中，所述掺杂区接收控制电压，当所述控制电压满足特定范围时，每个所述阱区岛中形成与所述阱区反型的沟道区，所述沟道区靠近所述隔离层且与所述外延层接触。

2.根据权利要求1所述的半导体结构，其特征在于，还包括：

第一电极，与所述半导体衬底和/或所述外延层电连接；

第二电极，与所述阱区电连接；以及

第三电极，与所述掺杂区电连接以提供所述控制电压。

3.根据权利要求2所述的半导体结构，其特征在于，所述隔离层的至少部分位于所述掺杂区与所述外延层之间，用于使所述外延层与所述掺杂区电隔离。

4.根据权利要求3所述的半导体结构，其特征在于，所述第一电极位于所述半导体衬底的第二表面上，所述半导体衬底的第二表面与所述第一表面相对。

5.根据权利要求3所述的半导体结构，其特征在于，还包括绝缘层，覆盖所述阱区、所述掺杂区以及所述隔离层。

6.根据权利要求3所述的半导体结构，其特征在于，所述第二电极与第三电极位于所述绝缘层上，所述半导体结构还包括：

第一电连接结构，贯穿所述绝缘层并延伸至所述阱区中，所述第一电连接结构与所述第二电极电相连；以及

第二电连接结构，贯穿所述绝缘层并延伸至所述掺杂区中，所述第二电连接结构与所述第三电极电相连。

7.根据权利要求1所述的半导体结构，其特征在于，当所述控制电压满足所述特定范围时，所述沟道区的多数载流子浓度随所述控制电压变化且高于所述阱区的多数载流子浓度。

8.根据权利要求1所述的半导体结构，其特征在于，所述掺杂区包括第一掺杂类型的多晶硅。

9.根据权利要求1所述的半导体结构，其特征在于，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。

10.根据权利要求1所述的半导体结构，其特征在于，所述衬底为第一掺杂类型，且掺杂浓度大于所述外延层的掺杂浓度。

11.根据权利要求1-10任一所述的半导体结构，其特征在于，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

12.一种半导体器件，其特征在于，包括：

多个如权利要求2至11任一项所述的半导体结构，其中，所述多个半导体结构呈阵列排布。

13.根据权利要求12所述的半导体器件，其特征在于，所述多个半导体结构的所述第一电极相连，所述多个半导体结构的所述第二电极相连。

14.根据权利要求13所述的半导体器件，其特征在于，所述多个半导体结构共用同一所述衬底，从而共用所述第一电极。

15.根据权利要求13所述的半导体器件，其特征在于，所述多个半导体结构的所述第二电极互连以形成第一导电区。

16.根据权利要求13所述的半导体器件，其特征在于，在每个所述半导体结构中，

所述掺杂区包括延伸部，所述第三电极位于所述延伸部上方并通过所述延伸部与整个所述掺杂区电连接，多个所述阱区岛以及所述延伸部按照第一方向依次排列。

17.根据权利要求16所述的半导体器件，其特征在于，所述多个半导体结构按照垂直于所述第一方向的第二方向排列，所述多个半导体结构的所述第三电极互连形成第二导电区。

18.一种半导体结构的制造方法，其特征在于，包括：

在半导体衬底的第一表面上形成第一掺杂类型的外延层；

在所述外延层上形成第二掺杂类型的阱区，所述阱区的掺杂浓度大于所述外延层的掺杂浓度，所述第二掺杂类型与所述第一掺杂类型相反；

自所述阱区延伸至所述外延层中形成第一掺杂类型的掺杂区，以在所述阱区中限定出至少一个阱区岛；

至少在所述阱区与所述掺杂区之间形成隔离层，用于分隔所述阱区与所述掺杂区；以及

向所述掺杂区提供控制电压，当所述控制电压满足特定范围时，每个所述阱区岛中形成与所述阱区反型的沟道区，所述沟道区靠近所述隔离层且与所述外延层接触。

19.根据权利要求18所述的制造方法，其特征在于，形成所述隔离层和所述掺杂区的步骤包括：

图案化所述外延层，在所述外延层中形成隔离槽，以在所述阱区中限定出所述至少一个阱区岛；

覆盖所述外延层的表面、所述隔离槽的内表面以形成所述隔离层；以及

在所述隔离槽内填充所述掺杂区。

20.根据权利要求19所述的制造方法，其特征在于，在所述隔离槽内填充所述掺杂区的步骤包括：

在所述隔离槽内填充第一掺杂类型的多晶硅层；以及

去除部分所述多晶硅层，使得覆盖在所述外延层表面上的所述隔离层被暴露。

21.根据权利要求20所述的制造方法，其特征在于，所述多晶硅层包括原位掺杂的多晶硅，或者包括注入掺杂离子后的非原位掺杂的多晶硅。

22.根据权利要求18所述的制造方法，其特征在于，形成所述阱区的方法包括：

利用离子注入工艺，向所述外延层的整个上表面进行一定深度的离子注入，以形成所述阱区并保留位于所述阱区下方的部分所述外延层。

23.根据权利要求18所述的制造方法，其特征在于，在形成所述阱区之后，所述方法还包括：

形成绝缘层，所述阱区、所述掺杂区以及所述隔离层位于所述绝缘层下方；

形成贯穿所述绝缘层的第一电连接结构和第二电连接结构，所述第一电连接结构延伸至所述阱区，所述第二电连接结构延伸至所述掺杂区；以及

形成第一电极至第三电极，所述第一电极与所述半导体衬底和/或所述外延层电连接，所述第二电极与所述第一电连接结构电连接，所述第三电极与所述第二电连接结构电连接，所述第二电极和所述第三电极位于所述绝缘层之上。

24.根据权利要求23所述的制造方法，其特征在于，所述第一电极包括覆盖在所述半导体衬底的第二表面的导体层，所述半导体衬底的第二表面与所述第一表面相对。