CN209981209U

CN209981209U - 半导体结构

Info

Publication number: CN209981209U
Application number: CN201920400361.3U
Authority: CN
Inventors: 周源; 张小麟; 李静怡; 王超; 张志文; 朱林迪; 牛玉玮; 郭艳华
Original assignee: Beijing Yandong Microelectronics Technology Co Ltd
Current assignee: Beijing Yandong Microelectronics Technology Co Ltd
Priority date: 2019-03-27
Filing date: 2019-03-27
Publication date: 2020-01-21
Anticipated expiration: 2029-03-27

Abstract

本申请公开了一种半导体结构，该半导体结构用于形成多个器件和测试结构，该半导体结构包括：半导体衬底；外延层，位于半导体衬底的第一表面上；体区，为第一掺杂类型，位于外延层上；沟槽，由体区表面延伸至外延层内；隔离层，至少覆盖沟槽的部分表面；以及掺杂区，填充在沟槽内，掺杂区与外延层为第二掺杂类型，第二掺杂类型与第一掺杂类型相反，其中，在测试结构中，沟槽在体区内限定出体区岛，掺杂区和外延层被隔离层分隔以形成第一电容，掺杂区与体区岛被隔离层分隔以形成第二电容。该测试方法可以在同一半导体结构中检测测试结构的电学参数以估计半导体结构的工艺质量。

Description

半导体结构

技术领域

本公开涉及半导体器件制造领域，更具体地，涉及一种半导体结构。

背景技术

众所周知，PN结是分立器件或者集成电路制造中的基本结构单元。一个制作良好的PN结拥有极好的开关特性，或稳压特性。随着应用的不同也衍生出诸如PIN管、TVS管、开关管、整流管等多种分立器件。在集成电路中经常用来制作隔离、基极、发射极、源漏极等等多种功能区。一个PN结的反向电压是稳定的，PN结的反向击穿电压受势垒区或者空间电荷区的宽度影响，因此一个PN结的击穿电压往往受浓度较低的那一侧影响更大。例如一个浓度较高的N型硅和浓度较低的P型硅烧结在一起，势垒区将在P型硅一侧获得更大的展宽，因此这个PN结的击穿电压将由P型来决定。若低浓度一侧的掺杂浓度不再发生改变，PN 结的击穿电压也将趋于稳定。

在制作半导体器件时，需要对器件的隔离耐压、阱区浓度、外延电阻率等进行监测，因此希望提出一种测试结构，可以监控若干工艺的一致性和稳定性。

实用新型内容

有鉴于此，本公开提供了一种半导体结构，可以在同一半导体结构中检测测试结构的电学参数以估计半导体结构的工艺质量。

根据本公提供的一种半导体结构，包括：用于形成多个器件和测试结构，其特征在于，所述半导体结构包括：半导体衬底；外延层，位于所述半导体衬底的第一表面上；体区，为第一掺杂类型，位于所述外延层上；沟槽，由所述体区表面延伸至所述外延层内；隔离层，至少覆盖所述沟槽的部分表面；以及掺杂区，填充在所述沟槽内，所述掺杂区与所述外延层为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反，其中，在所述测试结构中，所述沟槽在所述体区内限定出体区岛，所述掺杂区和所述外延层被所述隔离层分隔以形成第一电容，所述掺杂区与所述体区岛被所述隔离层分隔以形成第二电容。

优选地，所述掺杂区接收控制电压，当所述控制电压满足预定范围时，每个所述体区岛中形成与所述体区反型的沟道区，所述沟道区靠近所述隔离层且与所述外延层接触。

优选地，当所述控制电压满足所述预定范围时，所述沟道区的多数载流子浓度随所述控制电压变化且高于所述体区的多数载流子浓度。

优选地，所述半导体结构还包括：第一电极，与所述半导体衬底和/ 或所述外延层电连接；第二电极，与所述体区电连接；以及第三电极，与所述掺杂区电连接以提供所述控制电压。

优选地，所述第一电极位于所述半导体衬底的第二表面上，所述半导体衬底的第二表面与所述第一表面相对。

优选地，所述第三电极的数量包括两个，并且分别位于所述第二电极的两侧。

优选地，所述半导体结构还包括绝缘层，覆盖所述体区、所述掺杂区以及所述隔离层。

优选地，所述半导体结构还包括：第一电连接结构，贯穿所述绝缘层并延伸至所述体区中，所述第一电连接结构与所述第二电极电相连；以及第二电连接结构，贯穿所述绝缘层并延伸至所述掺杂区中，所述第二电连接结构与所述第三电极电相连。

优选地，所述掺杂区包括第二掺杂类型的多晶硅。

优选地，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。

优选地，所述衬底为第二掺杂类型，且掺杂浓度大于所述外延层的掺杂浓度。

优选地，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

根据本公开实施例提供的半导体结构，通过由体区表面延伸至外延层内的沟槽限定出体区岛，并通过将掺杂区和外延层分隔的隔离层形成第一电容、通过将掺杂区与体区岛分隔的隔离层形成第二电容，引出半导体衬底和/或外延层作为第一电极，引出测试结构内的体区岛和掺杂区以分别作为第二电极和第三电极，分别对第一电极、第二电极和第三电极中的至少两个施加电压，从而检测测试结构的电学参数以估计半导体结构的工艺质量，达到了可以在单一测试结构中，监控若干工艺的一致性和稳定性的目的。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。

图1a、图1b示出了本实用新型实施例的半导体结构在第一状态下的结构示意图。

图2示出了本实用新型实施例的半导体结构在第一状态下的测试原理示意图。

图3至图4b示出了本实用新型实施例的半导体结构在第二状态下的结构示意图。

图5示出了本实用新型实施例的半导体结构在第二状态下的测试原理示意图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

本实用新型可以各种形式呈现，以下将描述其中一些示例。

本实用新型实施例提供的半导体结构，用于形成多个器件和测试结构，该半导体结构不仅可以作为独立的器件结构来使用，也可以与集成电路制造工艺整合，作为集成电路的一部分，还可以设置在晶圆上的非有效图形区域，例如划片线中无效的区域，随晶圆制程最终形成一个具有引出电极的测试结构，用以测试该制程中的多项参数。

图1a、图1b示出了本实用新型实施例的半导体结构在第一状态下的结构示意图。其中，图1a示出了本实用新型实施例的半导体结构的顶视图，图1b示出了沿图1a中A-A线的截面图。

如图1a、图1b所示，本实用新型实施例的半导体结构包括：半导体衬底101、沟槽、外延层110、体区120、隔离层130、掺杂区140、绝缘层150、第一电连接结构162、第二电连接结构163、第一电极171、第二电极172以及第三电极173，其中，隔离层130包括隔离层的第一部分131与隔离层的第二部分132。体区120为第一掺杂类型，半导体衬底101、外延层110、掺杂区140为第二掺杂类型，其中，体区120 的掺杂浓度大于外延层110的掺杂浓度，掺杂区140的掺杂浓度大于外延层110的掺杂浓度，衬底101的掺杂浓度大于外延层110的掺杂浓度。第二掺杂类型与第一掺杂类型相反。第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

在本实施例中，第一掺杂类型选自P型掺杂，第二掺杂类型选自N 型掺杂。掺杂区140的材料包括但不限于多晶硅，隔离层130的材料包括但不限于栅氧材料。然而本实用新型实施例并不限于此，本领域技术人员可根据需要对掺杂类型进行其他设置。为了清楚起见，在图1a中未示出半导体器件中的绝缘层与各个电极。

在本实施例中，外延层110位于半导体衬底101的第一表面上。体区120位于外延层110上。沟槽自体区120延伸至外延层110中，在测试结构中，沟槽在体区120内限定出体区岛121。掺杂区140填充在沟槽内。隔离层130至少覆盖沟槽的部分表面，并且隔离层的第一部分131 位于体区120与掺杂区140之间，使体区120与掺杂区140电隔离，隔离层的第二部分132掺杂区140与外延层110之间，使外延层110与掺杂区140电隔离。绝缘层150覆盖体区120、掺杂区140、以及隔离层 130。

半导体衬底101的第一表面与第二表面相对。第一电连接结构162 贯穿绝缘层150延伸至体区120中。第三电连接结构163贯穿绝缘层150 延伸至掺杂区140中。第一电极171位于半导体衬底101的第二表面上，并与半导体衬底101和/或外延层110电连接，第二电极172与第三电极 173位于绝缘层150上，并分别与第一电连接结构162和第二电连接结构163接触。通过第一电连接结构162与第二电极172实现将体区120 引出至外部电路，通过第二电连接结构163与第三电极173实现将掺杂区120引出至外部电路。其中，第三电极173的数量为两个，两个第三电极173之间具有一定距离，并且分别位于第二电极172两侧。

如图2所示，体区岛121与外延层110形成第一二极管D1(第一 PN结)，隔离层的第一部分131形成第一电容C1，隔离层的第二部分 132形成第二电容C2。第一二极管D1的阴极与第一电容C1的第一端与第一电极171相连。第一二极管D1的阳极与第二电容C2的第一端通过第二电连接结构162与第二电极172相连。第一电容C1的第二端与第二电容C2的第二端通第三电连接结构163与第三电极173相连。分别对第一电极171、第二电极172和第三电极173中的至少两个施加电压，检测测试结构的电学参数以估计半导体结构的工艺质量。

利用PN结反向截止的原理，获得隔离层130的品质参数。具体的，通过第一电极171对外延层110施加第一电压，通过第三电极173对掺杂区 140施加第二电压，并将第二电极172悬空。此时，在半导体结构中仅有流经第一电容C1的电流。测量并获得经过第一电容C1的电流参数，根据第一电容C1的电流参数获得隔离层的第一部分131的品质参数。需要注意的是，此处的测量值不是真实值，但是只要该测量值稳定，可认为形成隔离层的第一部分131的工艺稳定。

由上述描述可知，本实施例中的第一掺杂类型选自P型掺杂，第二掺杂类型选自N型掺杂，因此第一电压大于第二电压。

在一些其他实施例中，若第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂，则第二电压需要大于第一电压。

进一步地，通过第三电极173对掺杂区140施加第三电压，通过第二电极172对体区120施加第四电压，并将第一电极171悬空。此时，在半导体结构中仅有流经第二电容C2的电流。测量并获得经过第二电容C2的电流参数，根据第二电容C2的电流参数获得隔离层的第二部分132的的品质参数。

同理，本实施例中的第一掺杂类型选自P型掺杂，第三掺杂类型选自N型掺杂，因此第三电压大于第四电压。

在一些其他实施例中，若第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂，则第四电压需要大于第三电压。

在本实施例中，利用PN结的击穿电压往往受浓度较低的那一侧影响更大的原理，获得外延层110的电阻率。具体的，通过第一电极171对外延层110施加第五电压，通过第二电极172对体区120施加第六电压。测量并获得第一二极管D1的击穿电压，由于外延层110的掺杂浓度小于体区 120的掺杂浓度，外延层110的电阻率会直接反馈到击穿电压，因此，可以根据第一二极管D1的击穿电压获得外延层110的电阻率，以及外延层 110的电阻率的一致性。

同理，本实施例中的第一掺杂类型选自P型掺杂，第三掺杂类型选自N型掺杂，因此第五电压大于第六电压。

在一些其他实施例中，若第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂，则第六电压需要大于第五电压。

在本实施例中，利用二极管的漏电流正常时应为nA甚至pA数量级这一原理，获得体区120与外延层110形成的PN结的品质参数。具体地，通过第一电极171对外延层110施加第七电压，通过第二电极172对体区 120施加第八电压。测量并获得经过第一二极管D1的漏电流参数，由于漏电流正常时应为nA甚至pA数量级，因此，当PN结品质发生偏差时，通过漏电流最能直观反映。

同理，本实施例中的第一掺杂类型选自P型掺杂，第三掺杂类型选自N型掺杂，因此第七电压大于第八电压。

在一些其他实施例中，若第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂，则第八电压需要大于第七电压。

在本实施例中，利用第一二极管D1的正向压降获得半导体结构的导通电阻。具体地，通过第二电极172对体区120施加第九电压，通过第一电极171对外延层110施加第十电压。测量并获得第一二极管D1 的正向压降，由于二极管结构的正向压降有两部分组成，PN结的正向势垒和串联体电阻，而PN结正向势垒为稳定值，因此，二极管结构正向压降的变化主要由为体电阻决定。通过测量第一二极管D1的正向压降，可以获得体电阻的测试参数。

同理，本实施例中的第一掺杂类型选自P型掺杂，第三掺杂类型选自N型掺杂，因此第九电压大于第十电压。

在一些其他实施例中，若第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂，则第十电压需要大于第九电压。

在本实施例中，分别通过掺杂区140的两个引出端(两个第三电极173 和174，如图1a、1b所示)，对掺杂区140施加第十四电压与第十五电压，其中，第十四电压与第十五电压中的一个高于另一个。测量并获得在两个第三电极173和174之间经过掺杂区140的电流参数，根据掺杂区140的电流参数获得掺杂区140的电阻，依据此测试值可以类比多晶硅的掺杂工艺和电阻的一致性。

由于掺杂区140的掺杂浓度大于外延层110的掺杂浓度，从器件原理上可以容易理解为：掺杂区140与体区120用隔离层加以绝缘，并分别在掺杂区140与体区120引出第三电极173和第二电极172，在N型掺杂区140、隔离层130以及P型体区120之间形成了一个横向MOS 电容结构，如图3所示。当在第三电极173施加的控制电压在满足预定范围时，P型体区120中的多数载流子(带正电的空穴)将被驱离隔离层 130，反之少数载流子(带负电的电子)将被吸引并在P型体区120和隔离层130界面处累积。当靠近隔离层130的少数载流子浓度足够高时，少数载流子浓度会超过P型体区120中的多数载流子浓度，进而形成与P 型体区120反型的N型沟道区。且该N型沟道区的浓度随第三电极173 外加的控制电压高低而发生变化。

如图4a、图4b所示，在第三电极173未通电的状态下或者在第三电极173施加的电压未满足预定范围时，P型体区120的掺杂浓度大于 N型外延层110的掺杂浓度，P型体区120与N型外延层110形成的PN 结的反向击穿电压由N型外延层110的掺杂浓度决定。利用图3所示的 MOS电容原理，当掺杂区140接收的控制电压满足预定范围时，每个阱区岛121中形成与阱区120反型的沟道区180，沟道区180靠近隔离层 130且与外延层110接触，既N型外延层110与N型沟道区180联合重新与P型阱区120形成了一个新的PN结。此时，N型沟道区180、P型阱区120、N型外延层110中的多数载流子浓度依次递减，所以第一电极171与第二电极172之间的PN结的击穿电压转而由P型阱区120的掺杂浓度决定。

如图5所示，N型外延层110与N型沟道区180联合重新与P型体区120形成的新的PN结作为第二二极管D2(第二PN结)。第二二极管 D2的阴极、第一电容C1的第一端以及第二电容C2的第一端的与第一电极171相连。第二二极管D2的阳极通过第二电连接结构162与第二电极172相连。第一电容C1的第二端与第二电容C2的第二端端通第三电连接结构163与第三电极173相连。

在本实施例中，利用N型沟道区180、P型体区120、N型外延层110 的掺杂浓度依次递减的浓度关系，获得体区的电阻率。具体的，通过第三电极173对掺杂区140施加第十一电压，以在体区岛121与掺杂区140之间的隔离层130与体区120之间形成沟道区180，通过第一电极171对外延层110施加第十二电压，通过第二电极172对体区120施加第十三电压。测量并获得第二二极管D2的击穿电压，根据第二二极管的击穿电压获得体区的电阻率，依据此测试值可以类比体区120的注入工艺和退火工艺的一致性。

同理，本实施例中的第一掺杂类型选自P型掺杂，第三掺杂类型选自N型掺杂，因此第十二电压大于第十三电压。

在一些其他实施例中，若第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂，则第十三电压需要大于第十二电压。

根据本公开的半导体结构及其测试方法，通过由体区表面延伸至外延层内的沟槽限定出体区岛，并通过将掺杂区和外延层分隔的隔离层形成第一电容、将掺杂区与体区岛分隔的隔离层形成第二电容，引出半导体衬底和/或外延层作为第一电极，引出测试结构内的体区岛和掺杂区以分别作为第二电极和第三电极，分别对第一电极、第二电极和第三电极中的至少两个施加电压，以获得以下参数中的至少一个：隔离层的品质参、外延层的电阻率、体区与外延层形成的PN结的品质参数、半导体结构的导通电阻、体区的电阻率、以及掺杂区的电阻，达到了可以在单一测试结构中，监控若干工艺的一致性和稳定性的目的。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本实用新型的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本实用新型的范围。本实用新型的范围由所附权利要求及其等价物限定。不脱离本实用新型的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本实用新型的范围之内。

Claims

1.一种半导体结构，用于形成多个器件和测试结构，其特征在于，所述半导体结构包括：

半导体衬底；

外延层，位于所述半导体衬底的第一表面上；

体区，为第一掺杂类型，位于所述外延层上；

沟槽，由所述体区表面延伸至所述外延层内；

隔离层，至少覆盖所述沟槽的部分表面；以及

掺杂区，填充在所述沟槽内，所述掺杂区与所述外延层为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反，

其中，在所述测试结构中，所述沟槽在所述体区内限定出体区岛，所述掺杂区和所述外延层被所述隔离层分隔以形成第一电容，所述掺杂区与所述体区岛被所述隔离层分隔以形成第二电容。

2.根据权利要求1所述的半导体结构，其特征在于，所述掺杂区接收控制电压，当所述控制电压满足预定范围时，每个所述体区岛中形成与所述体区反型的沟道区，所述沟道区靠近所述隔离层且与所述外延层接触。

3.根据权利要求2所述的半导体结构，其特征在于，当所述控制电压满足所述预定范围时，所述沟道区的多数载流子浓度随所述控制电压变化且高于所述体区的多数载流子浓度。

4.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：

第一电极，与所述半导体衬底和/或所述外延层电连接；

第二电极，与所述体区电连接；以及

第三电极，与所述掺杂区电连接以提供所述控制电压。

5.根据权利要求4所述的半导体结构，其特征在于，所述第一电极位于所述半导体衬底的第二表面上，所述半导体衬底的第二表面与所述第一表面相对。

6.根据权利要求5所述的半导体结构，其特征在于，所述第三电极的数量包括两个，并且分别位于所述第二电极的两侧。

7.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括绝缘层，覆盖所述体区、所述掺杂区以及所述隔离层。

8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：

第一电连接结构，贯穿所述绝缘层并延伸至所述体区中，所述第一电连接结构与所述第二电极电相连；以及

第二电连接结构，贯穿所述绝缘层并延伸至所述掺杂区中，所述第二电连接结构与所述第三电极电相连。

9.根据权利要求1所述的半导体结构，其特征在于，所述掺杂区包括第二掺杂类型的多晶硅。

10.根据权利要求1所述的半导体结构，其特征在于，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。

11.根据权利要求1所述的半导体结构，其特征在于，所述衬底为第二掺杂类型，且掺杂浓度大于所述外延层的掺杂浓度。

12.根据权利要求1-11任一所述的半导体结构，其特征在于，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。