CN103972234A - 集成电路、半导体器件和制造半导体器件的方法 - Google Patents

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Abstract

一种包括半导体器件的集成电路具有功率部件和传感器部件，所述功率部件包括在单元阵列中的多个沟槽，该多个沟槽在第一方向上延伸，所述传感器部件被集成到功率部件的单元阵列中并且包括传感器单元，传感器单元具有小于功率部件的单元阵列的面积的面积。集成电路进一步包括在传感器部件和功率部件之间设置的隔离沟槽，绝缘材料被设置在隔离沟槽中。隔离沟槽在与第一方向不同的第二方向上延伸。

Description

集成电路、半导体器件和制造半导体器件的方法
技术领域
本发明涉及一种集成电路、半导体器件和制造半导体器件的方法。
背景技术
通常使用包括传感器晶体管的MOS功率器件，例如MOS功率开关。例如，传感器晶体管可以被用作与功率器件集成的电流传感器。电流传感器可以被用于测量功率晶体管的负载电流。例如，在短路的情况下，电流传感器可以感测高电流并且可以断开功率晶体管，以便避免对功率晶体管的负面影响。因此，可以实施自保护功率器件。
试图进一步改善这种器件的特性。
发明内容
根据实施例，一种包含半导体器件的集成电路包括功率部件和传感器部件，所述功率部件包括单元阵列中的多个沟槽，该多个沟槽在第一方向上延伸，该传感器部件被集成到功率部件的单元阵列中并且包括传感器单元，该传感器单元具有小于功率部件的单元阵列的面积的面积。该集成电路进一步包括在传感器部件和功率部件之间设置的隔离沟槽，绝缘材料被设置在隔离沟槽中，隔离沟槽在与第一方向不同的第二方向上延伸。
根据实施例，一种半导体器件包括包含多个第一晶体管和至少一个第二晶体管的晶体管阵列，至少一个第一和一个第二晶体管被设置成互相相邻。第一和第二晶体管中的每个包括被设置成与半导体衬底的第一主表面相邻的源极区域，和在第一主表面中形成的沟槽中设置的栅极电极，第一晶体管的栅极电极和第二晶体管的栅极电极被连接到公共栅极电势。该半导体器件进一步包括在第一晶体管的源极区域和第二晶体管的源极区域之间设置的隔离沟槽，第一晶体管的源极区域被连接到第一源极电势，第二晶体管的源极区域被连接到第二源极电势，第一源极电势与第二源极电势是不同的。
根据实施例，一种制造半导体器件的方法包括：在半导体衬底的第一主表面中形成多个平行栅极沟槽，在相邻的栅极沟槽之间的限定台面的衬底部分，所述栅极沟槽在第一方向上延伸；在台面中形成第一和第二晶体管；在第一晶体管中的一个和第二晶体管中的一个之间形成隔离沟槽，该隔离沟槽在与第一方向不同的第二方向上延伸；并且在隔离沟槽中形成至少一个绝缘材料。
在阅读下面的详细描述时，并且在浏览附图时，本领域技术人员将认识到另外的特征和优点。
附图说明
附图被包括用以提供对本发明的实施例的进一步理解并且被并入和构成该说明书的一部分。这些图示出本发明的实施例并且与描述一起用来解释原理。将容易领会本发明的其它实施例和其中多个预期优点，因为通过参考以下详细描述它们变得更好理解。这些图的元件不一定相对于彼此按比例。相似的参考数字表示相应的相似部分。
图1示意性地示出包括功率部件和传感器部件的集成电路的实施例的平面图；
图2A示出沿着与多个栅极电极沟槽相交的方向的图1中示出的器件的截面图；
图2B示出沿着台面的方向的图1中示出的集成电路的截面图；
图3A示出集成电路的一部分的平面图；
图3B示出在图3A中标明的III和III'之间的截面图；
图3C示出在图3A中标明的IV和IV'之间的集成电路的一部分的截面图；
图4示出根据另外的实施例的集成电路的一部分的平面图；
图5A示出根据另外的实施例的集成电路的一部分的平面图；
图5B示出图5A中示出的集成电路的一部分的截面图的示例；
图6A和6B示出根据实施例的集成电路的示意电路图；
图7A至7F示意性地示出用于制造集成电路的方法；和
图8示意性地示出用于制造集成电路的方法。
具体实施方式
在下面的详细描述中，参考附图，这些附图构成了该详细描述的一部分，在这些图中借助图示示出了可以实施本发明的特定实施例。在这方面，方向性的术语，例如：“顶部”、“底部”、“前”、“后”、“前面”、“后面”等等，是参考所描述的图的取向来使用的。由于本发明的实施例的部件可被定位在许多不同的取向上，因此方向性的术语仅用于说明的目的，并且决不是限制性的。应当理解可以利用其它实施例，并且可以在不脱离由权利要求限定的范围的情况下做出结构或逻辑改变。因此，下面的详细描述不是以限制性意义进行的，并且本发明的范围由所附权利要求限定。
在下面描述中使用的术语“晶片”，“衬底”，或者“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅，绝缘体上硅（SOI），蓝宝石上硅（SOS），掺杂和未掺杂的半导体，由基本半导体基础支撑的硅外延层，和其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅-锗，锗，或者砷化镓。根据本申请的实施例，通常，碳化硅（SiC）或氮化镓（GaN）是半导体衬底材料的另外的示例。
如此处使用的，术语“具有”、“包括”、“包含”、“含有”等是开放式术语，其表示所声明的元件或者特征的存在，但并不排除另外的元件或者特征。冠词“一”、”一个“和“该”旨在包括复数和单数，除非上下文另有清楚表示。
如在本说明书中使用的，术语“耦合的”和/或“电耦合的”不意在表示所述元件必须被直接耦合在一起—在“耦合的”或者“电耦合的”元件之间可以提供插入元件。术语“电连接的”旨在描述在被电连接在一起的元件之间的低欧姆电连接。
如在本说明书中使用的术语“横向的”和“水平的”旨在描述与半导体衬底或者半导体本体的第一表面平行的取向。这可以是例如晶片或者管芯的表面。
如在本说明书中使用的术语“垂直的”旨在描述被布置为垂直于半导体衬底或者半导体本体的第一表面的取向。
附图和描述通过在掺杂类型“n”或者“p”旁边标明“-”或“+”来说明相对掺杂浓度。例如“n-”表示比“n”掺杂区域的掺杂浓度更低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必要具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或者不同的绝对掺杂浓度。在附图和描述中，为了更好地理解，掺杂部分经常被指定为是“p”或者“n”掺杂的。如被清楚地理解的，该指定绝不旨在是限制性的。只要实现了被描述的功能性，掺杂类型可以是任意的。此外，在所有实施例中，掺杂类型可以被反过来。
通常，为了将材料层图案化，可以使用其中提供合适的光致抗蚀剂材料的光刻方法。使用合适的光掩模来将光致抗蚀剂材料光刻地图案化。在随后的处理步骤期间，图案化的光致抗蚀剂层可以被用作掩模。例如，如常见的，可以在将被图案化的材料层上提供硬掩模层或者由合适的材料（例如氮化硅、多晶硅或碳）制成的层。例如，使用蚀刻工艺将硬掩模层光刻地图案化。把图案化的硬掩模层作为蚀刻掩模，材料层被图案化。
图1示出根据实施例的集成电路的示意布局。图1的集成电路包括功率部件200和传感器部件250。功率部件包括互相平行连接的多个功率晶体管单元。功率部件包括多个沟槽3001……300n，其可以被布置成在x方向（即从图的顶部至底部的方向）上彼此以相同的距离并且平行地延伸。集成电路进一步包括被集成到功率部件的单元阵列中的传感器部件250。传感器部件250可以包括一个或多个传感器晶体管单元或传感器晶体管单元阵列。传感器晶体管单元阵列250的面积小于功率部件200的单元阵列的面积。厚的氧化物沟槽Dt用于使在图1的中心示出的传感器晶体管250i绝缘并且同样地在x方向上延伸。隔离沟槽205被设置在传感器部件和功率部件之间。绝缘材料被设置在隔离沟槽205中。隔离沟槽205在y方向上延伸。
图2A示出沿着y方向的图1中示出的I和I'之间的截面图。图2A示出具有第一主表面110的半导体衬底100。多个沟槽被形成在第一主表面110中。沟槽3001，3002，……300n平行地并且以相同的距离延伸。单一功率晶体管单元200i和单一传感器晶体管单元250i的栅极电极230被布置在沟槽300的每个中。功率晶体管200i的源极区域210和传感器晶体管250i的源极区域211被设置成与衬底的第一主表面110相邻。功率晶体管200i的体区280和传感器晶体管250i的体区281被布置成分别与源极区域210，211相邻。场板240被布置在沟槽300中的每个的下部中。利用场介电层245将场板240与相邻的衬底材料绝缘。晶体管的漏极区域220被设置成与衬底的第二主表面相邻，第二主表面与第一主表面110相对。漂移区285被设置在体区280和漏极区域220之间。
当功率晶体管200i在导通状态被操作并且对应的栅极电压被施加到栅极电极230时，在体区280中形成反型沟道以形成导电沟道。因此，电流通过导电沟道和漂移区285从源极区域210流到漏极区域220。
当功率晶体管在关断状态被操作并且对应的栅极电压被施加到栅极电极230时，在体区中没有形成导电沟道。此外，由于场板的存在，可以去除漂移区中的载流子使得没有电流从源极流到漏极区域。
在图2A中示出的实施例中，功率晶体管或者负载晶体管200i具有相同的结构并且可以包括与传感器晶体管250i相同的部件。根据该实施例，功率晶体管200的源极区域210利用第一金属化层150互相连接。而且，传感器晶体管250i的源极区域211利用传感器金属化层155来连接。如在图2A中进一步示出的，存在用于功率部件和传感器部件的一个公共漏极区域220。当相同的漏极和栅极电压被施加到功率部件和传感器部件时，传感器部件的电流IS可以与功率部件的电流IL成比例，并且比率IS/IL可以是恒定的。
图2B示出如图1中示出的II和II'之间的器件的截面图。特别地，截面图是沿着被设置在相邻的沟槽300p，300p+1之间的台面310i得到的。晶体管的部件被形成在台面310i中。图2B的截面图沿着x方向延伸。如在图2B中特别示出的，隔离沟槽205被设置在功率晶体管200i和传感器晶体管250i之间。隔离沟槽205可以被填充有绝缘材料或可以被填充有几个层以便使相邻的晶体管绝缘。例如，隔离沟槽205可以在横向上使相邻的晶体管绝缘。隔离沟槽205的下侧被设置在体区280的下侧之下。
图3A示出沿着x方向被设置在两个相邻的功率晶体管200i之间的传感器晶体管250i的一部分处的集成电路的放大图。两个栅极沟槽300p，300p+1被互相平行布置，台面310被设置在两个沟槽300p，300p+1之间。用于形成栅极电极320的导电材料被设置在栅极沟槽中的每个中。栅极电极230利用栅极电介质235来与台面310绝缘，所述栅极电介质可以是常规的氧化硅。如图3A中示出的，台面310被在两个相邻的栅极沟槽300p，300p+1之间在y方向上延伸的相邻的隔离沟槽205分段。在隔离沟槽205的位置处，可选地，较厚的场氧化物206可被形成为与栅极电极230相邻。图3A进一步示出与传感器晶体管250的源极部分连接的感测单元接触270。阵列进一步包括接触功率晶体管200中的每个的源极部分的源极接触260。
图3B示出如也在图3A中示出的III和III'之间的集成电路的截面图。图3B的截面图是沿着y方向得到的。图3B图示出两个相邻的栅极沟槽300p，300p+1。场板240被设置在沟槽中的每个的下部中，场板240利用场介电层245与相邻的半导体材料绝缘。场板240可以与栅极电极230连接或者可以利用介电层241与栅极电极230绝缘。隔离沟槽205沿y方向在相邻的沟槽300p，300p+1之间延伸。隔离沟槽205的下侧至少延伸到沟槽300内的场板245的位置。隔离沟槽205的下部被设置在体区280的下侧之下，所述体区被设置在该图的被描绘的平面的前面或后面的平面中。包括源极区域210、体区285、漂移区285的晶体管的另外的部件被设置在该图的被描绘的平面的前面或后面的台面310中。
图3C示出在IV和IV'之间的图3A中示出的集成电路的截面图。图3C的截面图是沿着x方向得到的。如被示出的，在源极区域210，211之间并且在相邻的功率晶体管200i和传感器晶体管250i的体区280，281之间设置隔离沟槽205。因此，传感器晶体管250i的源极区域211和体区281的边界被明确定义并且与源极区域相邻的体区的厚度具有恒定值。因此，传感器晶体管250i的电特性被明确定义。而且，通过设置隔离沟槽205在x方向上的宽度，可以设置在x方向上测量的传感器晶体管250i的源极区域211的宽度W并且可以调整传感器晶体管的特性。根据实施例，源极区域的宽度可以由感测单元接触270的宽度来确定。通过设置传感器晶体管250i的源极区域211的宽度W，更精确地调整功率部件的传感器电流和负载电流的比率IS/IL变成可能。此外，由于隔离沟槽205的存在，比率IS/IL更不易受变化（例如在使用期间的变化）的影响。
而且，隔离沟槽205分离功率晶体管200i和传感器晶体管250i的体区。因此，可以更好地避免可能在传感器晶体管250i和功率晶体管200i之间形成的寄生双极晶体管。此外，可以避免在功率部件的边缘处可能引起的影响。
如在图3A至3C中特别示出的，半导体器件可以包括包含多个第一晶体管200i和至少一个第二晶体管250i的晶体管阵列。至少一个第一和一个第二晶体管200i，250i被设置成互相相邻。在本说明书的情境下，术语“一个第一和一个第二晶体管被设置成互相相邻”旨在表示另外的元件可以被设置在第一和第二晶体管之间。第一和第二晶体管200i，250i中的每个包括源极区域210，211和栅极电极230，所述源极区域被设置成与半导体衬底100的第一主表面110相邻，所述栅极电极被设置在于第一主表面110中形成的沟槽300p，300p+1中，第一晶体管200i的栅极电极230和第二晶体管250i的栅极电极230被连接到公共栅极电势。半导体器件进一步包括在第一晶体管200i的源极区域210和第二晶体管250i的源极区域211之间设置的隔离沟槽105，第一晶体管200i的源极区域210被连接到第一源极电势，第二晶体管250i的源极区域211被连接到第二源极电势，第一源极电势与第二源极电势是不同的。
根据实施例，例如，通过沿着图3A中示出的实施例中的x方向添加另外的传感器晶体管250i来集成多个传感器晶体管250i是可能的。根据该实施例，这些另外的传感器晶体管可以被布置成其中另外的隔离沟槽205被设置在单一传感器晶体管250i之间。而且，如也在图2A中表明的，可以在平行的台面中布置几个传感器晶体管250i以便与平行的栅极沟槽300i相邻。
栅极沟槽300i的宽度的示例可以是约500至1000nm，例如700nm。栅极沟槽300i的深度的示例可以是例如300至500nm，诸如400nm。接触260可以具有约200至400nm（例如300nm）的宽度。接触260可以被设置在延伸至约300至500nm（例如400nm）的深度的接触沟槽中。隔离沟槽205的宽度的示例是约400至600nm，例如500nm。隔离沟槽延伸至接触沟槽和栅极沟槽300i之间的深度。隔离沟槽的深度的示例是1000至3000nm，例如2000nm。
根据实施例，功率晶体管200被直接地设置成与隔离沟槽205相邻，隔离沟槽直接地与传感器晶体管250相邻。根据另外的实施例，另外的元件400可以被设置在隔离沟槽205和功率晶体管200之间。而且，另外的隔离沟槽205a可以被设置在另外的元件400和功率晶体管200之间。
图4示出根据实施例的集成电路的一部分的平面图。根据图4中示出的实施例，元件400和另外的隔离沟槽205a被设置在功率晶体管200i和传感器晶体管250i之间。根据示例，功率晶体管200i和传感器晶体管250i可以被实施为PMOS晶体管。元件400可以包括p掺杂的区域并且可以例如与功率部件的漏极电压连接。例如，元件400的p掺杂区域可以通过p+掺杂的衬底部分和外延p-层被连接到漏极区域220。根据另外的示例，元件400可以包括对应于PMOS晶体管的体区280的n掺杂的区域。n掺杂的区域可以与例如功率晶体管200i的源极电势连接。图4的虚线示出至元件400的n掺杂区域的接触410。接触410通过互连415与金属化层150并且因而与功率晶体管200i的源极电势连接。集成电路进一步包括利用传感器接触270与传感器晶体管250i连接的传感器金属化层155。集成电路进一步包括利用源极接触260与负载晶体管200i的源极区域连接的金属化层150。在元件400和栅极电极230之间设置的场氧化物可以比与传感器晶体管250i或负载晶体管200i相邻的栅极氧化物层更厚。由于这种附加的元件400的存在，功率部件和传感器部件可以被更加容易地接触，甚至当通常的图案尺寸被进一步缩小时。
图5A示出另外的集成电路的示例的平面图，并且图5B示出沿着x方向得到的I和I'之间的截面图。根据图5A中示出的实施例，介电层236被设置成与隔离沟槽205的侧壁相邻。此外，导电层231，例如多晶硅层被填充在隔离沟槽205中以实施导电填充。导电填充231与栅极电极230连接并且被保持在栅极电势。因此，在相邻的晶体管的相邻的源极区域210之间形成的隔离沟槽充当栅极电极。因此，晶体管的有效宽度可以被增加。在图5A中，“b”表示台面310中的每个的宽度。相邻的台面310被沟槽300分离，沟槽300被填充有用于形成栅极电极的导电材料，栅极电极通过栅极电介质235与半导体材料绝缘。栅极沟槽的间距由“a”表示，并且“d”表示隔离沟槽205中的每个的宽度。
图5B示出说明隔离沟槽205的内部结构的截面图。在图5A和5B中示出的实施例中，沿着x方向布置几个传感器晶体管250i。如被清楚地理解的，图5A和5B的实施例也可以被实施成包括仅一个传感器晶体管250i。
图6A和6B示出包括感测晶体管510和负载晶体管520的等效电路图的示例。例如，可以以公共漏极技术实施感测晶体管510和负载晶体管520。如在图6A和6B中示出的，相同的漏极电势VD被施加到感测晶体管510和负载晶体管520。此外，公共栅极电压VG被施加到感测晶体管510和负载晶体管520。负载晶体管520的源极电势和感测晶体管510的漏极电势被馈送到差分放大器512。两个源极电势的一致对在功率晶体管中的电流和感测晶体管中的电流之间的比率的精确度具有大的影响。根据图6A中示出的实施例，如果电阻511两端的电压降是充分高的，那么在功率晶体管中的电流和感测晶体管中的电流之间的比率的精确度降下来（shot down）。根据图6B，作为对策，不具有明显电流的感测线从源极通向放大器512。因此，功率晶体管的源极电势将更加精确地对应于感测晶体管的源极电势。
图7A至7F示出用于制造根据实施例的集成电路的方法的示例。起点是具有第一主表面610和第二主表面620的半导体衬底600，第二主表面620与第一主表面610相对。例如，半导体衬底600可以用第一导电类型掺杂并且另外的被掺杂部分633，634，635可以形成在半导体衬底中。例如，层630可以是n+掺杂的，层633可以是n-掺杂的，层634可以是p掺杂的并且层635可以是n+掺杂的。如被清楚地理解的，这些导电类型中的任何一个可以被反过来。硬掩模层640被形成在半导体衬底610的第一主表面上，之后是光致抗蚀剂层641。根据实施例，可以使用包括不同宽度的开口的一个单一掩模来形成包括具有不同宽度的几个沟槽或接触开口的图3A至3C中示出的结构。由于开口中的每个的不同宽度，这些开口中的每个中的蚀刻速率是不同的，从而导致在半导体衬底表面中形成开口，每个具有不同的深度。
图7B示出掩模700的示例。掩模700包括具有宽度m的沟槽开口710。掩模进一步包括具有宽度I的接触开口730，接触开口730和沟槽开口710沿x方向延伸。掩模700进一步包括沿y方向延伸的隔离沟槽开口720。隔离沟槽开口720具有宽度k。
在图7A中示出的半导体衬底可以通过使用图7B中示出的掩模将光致抗蚀剂层641光刻地图案化来被图案化。因此，使用图案化的光致抗蚀剂掩模作为蚀刻掩模来蚀刻硬掩模层640。然后，使用在硬掩模层640中形成的掩模来蚀刻衬底材料600。
图7C示出在对应于图7B中示出的掩模的位置II至II'的位置处的衬底的截面图。使用图案化的硬掩模层640作为蚀刻掩模来执行蚀刻。如被示出的，在沟槽开口710的区域中，由于开口宽度m，衬底材料600以高的蚀刻速率被蚀刻。此外，在接触沟槽开口730的区域中，由于这些接触沟槽开口730的减小的宽度I，蚀刻速率更小，导致接触沟槽具有比栅极沟槽更小的深度和更小的宽度。在蚀刻衬底材料并且去除硬掩模层640和光致抗蚀剂层的剩余部分之后，在衬底表面610上形成氧化物层650。氧化物层650可以完全地填充在接触沟槽开口730的位置处形成的沟槽并且可以在沟槽开口710的位置处形成的沟槽中形成共形层。
图7D示出所得到的结构的示例。图7E示出使用图7B中示出的掩模在III和III'之间所得到的结构的示例。由于隔离沟槽开口720在x方向上（即垂直于在图7E中示出的截面图）的小宽度，在隔离沟槽开口720的位置处的蚀刻速率比在沟槽开口710的位置处小得多。然后，形成氧化物层650以便实施隔离沟槽的绝缘填充并且以便实施在栅极沟槽710的侧壁处设置的绝缘层。
在下一步骤中，衬底可以被进一步处理，例如通过在栅极沟槽中形成用于形成场板670的导电材料，之后是形成栅极电介质685和栅极电极680。因此，栅极沟槽603可以被绝缘层660覆盖。在下一步骤中，绝缘层660可以被开口以在接触沟槽730的位置处形成接触开口690。然后，可以去除填充在栅极接触沟槽中的绝缘材料650，并且导电材料695可以被填充在接触沟槽中以便提供电接触。图7F示出所得到的结构的示例。在下面，可以执行另外的处理步骤，以便形成集成电路的另外的部件。
如已经参照图7A至7F解释的，可以使用单一光掩模来执行联合的蚀刻工艺。因此，制造集成电路的方法可以进一步被简化，并且集成电路的部件可以以自对准的方式被处理。
图8示意性地示出制造半导体器件的方法。如被示出的，该方法包括：在半导体衬底的第一主表面中形成多个平行的栅极沟槽（S10），相邻的栅极沟槽之间的衬底部分限定台面，栅极沟槽在第一方向上延伸；在台面中形成第一和第二晶体管（S20）；在第一晶体管中的一个和第二晶体管中的一个之间形成隔离沟槽（S30），该隔离沟槽在与第一方向不同的第二方向上延伸；以及在隔离沟槽中形成至少一个绝缘材料（S40）。
根据实施例，使用单一光掩模来限定栅极沟槽和隔离沟槽。此外，可以通过联合蚀刻工艺来形成栅极沟槽和隔离沟槽。
虽然本发明的实施例已经在上面被描述，显然可以实施更多的实施例。例如，更多的实施例可以包括在权利要求中阐述的特征的任何子组合或者在上面给定的实例中描述的元件的任何子组合。因此，所附权利要求的该精神和范围不局限于本文包含的实施例的描述。

Claims (24)

1.一种包含半导体器件的集成电路，包括：
功率部件，其包括在单元阵列中的多个沟槽，所述多个沟槽在第一方向上延伸；
传感器部件，其被集成到功率部件的单元阵列中并且包括传感器单元，所述传感器单元具有小于功率部件的单元阵列的面积的面积；和
在传感器部件和功率部件之间设置的隔离沟槽，绝缘材料被设置在所述隔离沟槽中，所述隔离沟槽在与第一方向不同的第二方向上延伸。
2.根据权利要求1的集成电路，其中所述功率部件包括功率晶体管，所述功率晶体管包括源极区域、漏极区域、体区和栅极电极，所述栅极电极与所述体区相邻，并且
所述传感器单元包括传感器晶体管，所述传感器晶体管包括源极区域、漏极区域、体区和栅极电极，所述功率晶体管的体区和源极区域通过隔离沟槽与传感器晶体管的体区和源极区域在横向上绝缘。
3.根据权利要求2的集成电路，其中传感器晶体管和功率晶体管的源极区域被设置成与半导体衬底的第一主表面相邻，并且隔离沟槽被设置成与所述第一主表面相邻。
4.根据权利要求2的集成电路，其中功率晶体管的栅极电极和传感器晶体管的栅极电极被设置在所述多个沟槽中的一个中并且被互相连接以形成公共栅极电极。
5.根据权利要求2的集成电路，其中所述多个沟槽沿相同的方向互相平行地延伸并且在相邻的沟槽之间的区域限定台面区域，多个台面区域沿所述多个沟槽的方向互相平行地延伸，所述功率晶体管和所述传感器晶体管中的每个的源极区域和体区被设置在所述台面区域中。
6.根据权利要求5的集成电路，其中所述隔离沟槽与所述台面区域中的至少一个相交。
7.根据权利要求6的集成电路，其中所述隔离沟槽延伸到在所述体区的下侧之下的深度。
8.根据权利要求2的集成电路，其中两个隔离沟槽与所述传感器晶体管的一个源极部分相邻。
9.根据权利要求8的集成电路，其中所述传感器晶体管的宽度被配置为通过设置相邻的隔离沟槽之间的距离来被调整。
10.根据权利要求2的集成电路，其中功率晶体管的漏极区域和传感器晶体管的漏极区域被连接到漏极电势，并且功率晶体管的栅极电极和传感器晶体管的栅极电极被连接到栅极电势。
11.根据权利要求4的集成电路，进一步包括被设置在隔离沟槽中并且与所述公共栅极电极连接的导电材料。
12.根据权利要求1的集成电路，其中所述集成电路被配置成作为功率开关来操作。
13.根据权利要求1的集成电路，进一步包括在所述隔离沟槽和所述功率部件之间设置的另外的元件。
14.根据权利要求13的集成电路，进一步包括在所述另外的元件和功率部件之间设置的另外的隔离沟槽。
15.一种包含晶体管阵列的半导体器件，包括多个第一晶体管和至少一个第二晶体管，至少一个第一和一个第二晶体管被设置成互相相邻，第一和第二晶体管中的每个包括：
被设置成与半导体衬底的第一主表面相邻的源极区域；和
在所述第一主表面中形成的沟槽中设置的栅极电极，第一晶体管的栅极电极和第二晶体管的栅极电极被连接到公共栅极电势；
所述半导体器件进一步包括在第一晶体管的源极区域和第二晶体管的源极区域之间设置的隔离沟槽，第一晶体管的源极区域被连接到第一源极电势，第二晶体管的源极区域被连接到第二源极电势，第一源极电势与第二源极电势是不同的。
16.根据权利要求15的半导体器件，其中漏极区域被设置成与半导体衬底的第二主表面相邻，所述第二主表面与所述第一主表面相对，第一晶体管的漏极区域和第二晶体管的漏极区域被连接到公共漏极电势。
17.根据权利要求15的半导体器件，其中源极区域被设置在由平行的栅极沟槽限定的台面中，其中第一和第二晶体管进一步包括在源极区域中的每个之下的台面中设置的体区和在形成第一和第二晶体管的栅极电极的栅极沟槽中设置的导电材料。
18.根据权利要求15的半导体器件，其中所述半导体器件被配置成作为功率开关来操作。
19.根据权利要求15的半导体器件，其中第一晶体管可操作为功率晶体管并且第二晶体管可操作为传感器晶体管。
20.根据权利要求15的半导体器件，进一步包括在隔离沟槽和第一晶体管之间设置的另外的元件。
21.根据权利要求15的半导体器件，进一步包括在所述另外的元件和所述第一晶体管之间设置的另外的隔离沟槽。
22.一种制造半导体器件的方法，包括：
在半导体衬底的第一主表面中形成的
多个平行的栅极沟槽，在相邻的栅极沟槽之间的衬底部分限定台面，所述栅极沟槽沿第一方向延伸；
在所述台面中形成第一和第二晶体管；
在第一晶体管中的一个和第二晶体管中的一个之间形成隔离沟槽，所述隔离沟槽在与第一方向不同的第二方向上延伸；并且
在隔离沟槽中形成至少一个绝缘材料。
23.根据权利要求22的方法，其中使用单一光掩模来限定所述栅极沟槽和所述隔离沟槽。
24.根据权利要求22的方法，其中所述栅极沟槽和所述隔离沟槽通过联合蚀刻工艺来形成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105428359A (zh) * 2014-09-15 2016-03-23 英飞凌科技奥地利有限公司 具有电流传感器的半导体器件
CN105990337A (zh) * 2015-03-18 2016-10-05 英飞凌科技奥地利有限公司 电流传感器以及提高其精度的方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
DE102015108091A1 (de) * 2015-05-21 2016-11-24 Infineon Technologies Dresden Gmbh Transistoranordnung mit Leistungstransistoren und spannungslimitierenden Bauteilen
KR20190086590A (ko) * 2015-07-09 2019-07-22 다이오드 인코포레이티드 자가-정렬 듀얼 트렌치 소자
DE102015121563B4 (de) * 2015-12-10 2023-03-02 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102016107311B3 (de) * 2016-04-20 2017-08-31 Infineon Technologies Ag Elektronische schaltung mit halbleitervorrichtung mit transistorzelleinheiten mit verschiedenen schwellspannungen

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050270869A1 (en) * 2004-05-19 2005-12-08 Norbert Krischke Transistor
US20080088355A1 (en) * 2006-10-13 2008-04-17 Infineon Technologies Austria Ag Integrated circuit including a semiconductor device
CN101901805A (zh) * 2009-05-29 2010-12-01 电力集成公司 具有内含式sense FET的功率集成电路器件
CN102332468A (zh) * 2010-06-04 2012-01-25 株式会社电装 电流传感器、逆变器电路以及具有其的半导体器件
US20120169377A1 (en) * 2010-12-30 2012-07-05 Infineon Technologies Ag Circuit Arrangement including a Common Source Sense-FET

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210434A (en) * 1983-07-02 1993-05-11 Canon Kabushiki Kaisha Photoelectric converter with scanning circuit
JP3602611B2 (ja) * 1995-03-30 2004-12-15 株式会社東芝 横型ホール素子
JP4353393B2 (ja) * 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
US8120135B2 (en) * 2004-05-19 2012-02-21 Infineon Technologies Ag Transistor
US7102377B1 (en) * 2005-06-23 2006-09-05 International Business Machines Corporation Packaging reliability superchips
US20070218579A1 (en) * 2006-03-17 2007-09-20 Sharp Laboratories Of America, Inc. Wide output swing CMOS imager
DE102006027504A1 (de) * 2006-06-14 2007-12-27 X-Fab Semiconductor Foundries Ag Randabschlussstruktur von MOS-Leistungstransistoren hoher Spannungen
US20080112214A1 (en) * 2006-10-30 2008-05-15 Young Sir Chung Electronic assembly having magnetic tunnel junction voltage sensors and method for forming the same
JP5019436B2 (ja) * 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
US7745294B2 (en) * 2008-11-10 2010-06-29 Texas Instruments Incorporated Methods of manufacturing trench isolated drain extended MOS (demos) transistors and integrated circuits therefrom
US7897477B2 (en) * 2009-01-21 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an isolation structure
US8298853B2 (en) * 2010-08-10 2012-10-30 International Business Machines Corporation CMOS pixel sensor cells with poly spacer transfer gates and methods of manufacture
US8507962B2 (en) * 2010-10-04 2013-08-13 International Business Machines Corporation Isolation structures for global shutter imager pixel, methods of manufacture and design structures
US8502307B2 (en) 2010-11-24 2013-08-06 Infineon Technologies Ag Vertical power semiconductor carrier having laterally isolated circuit areas
US8610247B2 (en) * 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050270869A1 (en) * 2004-05-19 2005-12-08 Norbert Krischke Transistor
US20080088355A1 (en) * 2006-10-13 2008-04-17 Infineon Technologies Austria Ag Integrated circuit including a semiconductor device
CN101901805A (zh) * 2009-05-29 2010-12-01 电力集成公司 具有内含式sense FET的功率集成电路器件
CN102332468A (zh) * 2010-06-04 2012-01-25 株式会社电装 电流传感器、逆变器电路以及具有其的半导体器件
US20120169377A1 (en) * 2010-12-30 2012-07-05 Infineon Technologies Ag Circuit Arrangement including a Common Source Sense-FET

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105428359A (zh) * 2014-09-15 2016-03-23 英飞凌科技奥地利有限公司 具有电流传感器的半导体器件
CN105428359B (zh) * 2014-09-15 2018-11-02 英飞凌科技奥地利有限公司 具有电流传感器的半导体器件
CN105990337A (zh) * 2015-03-18 2016-10-05 英飞凌科技奥地利有限公司 电流传感器以及提高其精度的方法

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