JP2002343855A - 絶縁分離型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 隣接する素子間で絶縁分離トレンチを共用し
てサイズの小形化を図った場合でも絶縁分離トレンチで
の欠陥を確実に検出可能にすること。 【解決手段】 ＳＯＩ基板１１上に設けられた素子形成
領域１２ａ、１２ｂのための絶縁分離トレンチ１３は、
隣接した素子形成領域１２ａ、１２ｂ同士で共用される
共有辺部ＣＳを有した平面レイアウト形状に形成され
る。絶縁分離トレンチ１３の周囲のフィールド領域１５
上には、フィールド領域１５と電気的に接続された電極
パッド１６、素子形成領域１２ａと電気的に接続された
電極パッド１７並びに絶縁分離トレンチ１３内に充填さ
れた埋込ポリシリコンと電気的に接続された電極パッド
１９が設けられる。絶縁分離構造の検査時には、電極パ
ッド１７と電極パッド１６及び１９と間に、その保証耐
圧に応じたレベルの検査用電圧が印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ分離技術
を用いて素子の絶縁分離を行うようにした絶縁分離型半
導体装置及びその製造方法に関する。

【０００２】

【従来の技術】この種の絶縁分離型半導体装置は、シリ
コン基板上に絶縁分離層を介して単結晶シリコン層を形
成したＳＯＩ（Silicon On Insulator）基板を利用して
製造することが一般的となっている。具体的には、ＳＯ
Ｉ基板の単結晶シリコン層に、その表面から絶縁分離膜
まで達する矩形枠形状の絶縁分離トレンチを形成し、そ
れらトレンチ内に互いに絶縁された複数の素子形成領域
を形成する構成となっている。このような半導体装置に
おいて、複数の素子形成領域を囲むトレンチの平面レイ
アウトは、従来より、図１１に模式的に示すような状態
とすることが行われている。即ち、図１１に示した半導
体チップの例では、ＳＯＩ基板１上に島状に設定された
２個の素子形成領域２ａ、２ｂをそれぞれ独立して囲ん
だ形態の絶縁分離トレンチ３ａ、３ｂが形成された構成
となっている。

【０００３】このようなレイアウトは、例えば特開平８
−８３８３０号公報に見られるように、トレンチに絶縁
不良がある半導体チップを検査工程においてリジェクト
することを目的として採用されるものである。そこで、
以下においては、このような検査方法及びその検査に必
要な関連構成について説明する。

【０００４】即ち、図１２（ａ）には、図１１に平面レ
イアウトを示した半導体チップの要部の断面構造が模式
的に示されている（寸法比は正確ではない）。この図１
２（ａ）において、前記素子形成領域２ａ、２ｂ及びト
レンチ３ａ、３ｂは、ＳＯＩ基板１の単結晶シリコン層
１Ａに形成されるものであり、特にトレンチ３ａ、３ｂ
は当該ＳＯＩ基板１の絶縁分離膜１Ｂまで到達するよう
に形成されている。尚、この例では、各素子形成領域２
ａ、２ｂに、構造的には縦型となるｎｐｎトランジスタ
４ａ、４ｂが形成された状態を示している。

【０００５】今、一方のトランジスタ４ａに対応した絶
縁分離トレンチ３ａ及び絶縁分離膜１Ｂの絶縁耐圧を検
査する例について述べるに、このような検査のために、
素子形成領域２ａ、２ｂ及びトレンチ３ａ、３ｂの周囲
のフィールド領域５上に、当該フィールド領域５と電気
的に接続された検査用の電極パッド６と、トランジスタ
４ａのコレクタ電極と電気的に接続された状態の電極パ
ッド７とが設けられる。この場合、フィールド領域５上
には層間絶縁膜８（図１２参照）が形成されており、上
記電極パッド６、７は、この層間絶縁膜８上に形成され
るものである。尚、図１２に示すように、フィールド領
域５には、電極パッド６とオーミックコンタクトをとる
ためのＮ^＋ 高濃度層が形成される。また、トランジス
タ４ａ、４ｂのコレクタ電極も、層間絶縁膜８上に形成
される配線膜とオーミックコンタクトをとるためにＮ
^＋ 高濃度層として形成されている。

【０００６】そして、電極パッド６及び７間に、直流電
圧源９から絶縁分離構造部分の保証耐圧に応じたレベル
の検査用電圧を印加し（極性は図１２（ａ）に示した状
態と逆でも良い）、これに伴い電極パッド６及び７間に
リーク電流が流れるか否かを電流計１０により検出す
る。この場合、図１２（ａ）と同等の断面構造を模式的
に示す図１２（ｂ）のように、トレンチ３ａに当該トレ
ンチ３ａの底部が絶縁分離膜１Ｂまで到達していないと
いう絶縁欠陥がある場合には、その欠陥部分を通じて電
極パッド６及び７間にリーク電流が流れるから、そのリ
ーク電流の有無をもって絶縁不良の検出（絶縁耐圧の検
査）を行い得る。

【０００７】

【発明が解決しようとする課題】上記のような平面レイ
アウトでは、フィールド領域５のうち各素子形成領域２
ａ、２ｂ間に位置する部分が、半導体チップ内でのデッ
ドスペース（チップ用に必要ではあるが素子としての機
能がないスペース）となるため、そのチップサイズの小
形化の障害になるという問題点があった。

【０００８】一方、図１３に示す平面レイアウトのよう
に、矩形枠状をなす絶縁分離トレンチ３ａ、３ｂが互い
に隣接する一辺を共用した形態、つまり、隣接する素子
形成領域２ａ、２ｂが上記トレンチ３ａ、３ｂの共有辺
部ＣＳで互いに隣接した形態とすることにより、上記デ
ッドスペースを排除する構成とすれば、チップサイズを
小形化することが可能である。しかしながら、このよう
な構成とした場合には、以下に述べるような問題点が発
生する。

【０００９】即ち、図１４（ａ）、（ｂ）、（ｃ）に
は、図１３に平面レイアウトを示した半導体チップの要
部の断面構造が模式的に示されている（寸法比は正確で
はない）。この場合、図１４（ａ）は、絶縁分離構造に
欠陥がない状態の例、図１４（ｂ）は、例えばトレンチ
３ａにおけるフィールド領域５に面した部位の底部が絶
縁分離膜１Ｂまで到達していない絶縁欠陥がある状態の
例、図１４（ｃ）は、トレンチ３ａ、３ｂの共有辺部Ｃ
Ｓの底部が絶縁分離膜１Ｂまで到達していない絶縁欠陥
がある状態の例である。ここで、図１４（ｂ）のような
絶縁欠陥がある半導体チップにおいて、電極パッド６及
び７間に直流電圧源９から検査用電圧を印加した場合に
は、その電極パッド６及び７間に上記欠陥部分を通じて
リーク電流が流れるから、絶縁不良の検出が可能であ
る。しかし、図１４（ｃ）のような絶縁欠陥がある半導
体チップにおいては、電極パッド６及び７間にリーク電
流が流れないため、絶縁不良の検出が不可能となって絶
縁欠陥がある半導体チップをリジェクトできなくなると
いう問題点が出てくる。

【００１０】尚、図１４（ｃ）の場合において、例え
ば、トランジスタ４ａのコレクタ電極と接続された電極
パッド７と、トランジスタ４ｂのコレクタ電極と接続し
た図示しない電極パッドとの間に検査用電圧を印加する
構成とすれば、共有辺部ＣＳでの絶縁欠陥を検出可能に
見える。しかし、実際にはトランジスタ４ａ、４ｂは、
各間が配線パターンなどにより電気的に接続されていて
電位的に独立していないため、これらの間に検査用電圧
を印加しが場合に、絶縁欠陥に起因するリーク電流を検
出することがきわめて困難になるものであり、実際には
上記問題点を解決できない。

【００１１】本発明は上記事情に鑑みてなされたもので
あり、その目的は、隣接する素子間で絶縁分離トレンチ
を共用することによりサイズの小形化を図った場合であ
っても絶縁分離トレンチでの欠陥を確実に検出可能とな
る絶縁分離型半導体装置及びその製造方法を提供するこ
とにある。

【００１２】

【課題を解決するための手段】請求項１に記載した絶縁
分離型半導体装置によれば、複数の素子形成領域を互い
に絶縁分離するための絶縁分離トレンチが、隣接した素
子形成領域同士で共用される平面レイアウト形状に形成
されるから、従来必要であった複数の素子形成領域間の
デッドスペースを排除できるようになって、サイズの小
形化を図り得るようになる。また、上記絶縁分離トレン
チ内には導電性充填物が埋め込まれていると共に、その
導電性充填物と電気的に接続されたトレンチ用電極が設
けられているから、そのトレンチ用電極と前記素子形成
領域との間に検査用電圧を印加することが可能になる。
このような検査用電圧を印加した状態において、絶縁分
離トレンチが絶縁機能部分（例えばＳＯＩ基板の場合は
絶縁分離膜に相当）まで到達していないという絶縁欠陥
があった場合には、上記トレンチ用電極と素子形成領域
との間でトレンチ内の導電性充填物を通じてリーク電流
が流れることになり、そのリーク電流の有無に基づいて
上記絶縁欠陥に起因する絶縁不良を検出できるようにな
る。この場合、上記リーク電流は、前記共用部分の絶縁
分離トレンチが絶縁機能部分まで到達していないという
絶縁欠陥があった場合にも流れることになる。従って、
絶縁分離トレンチを隣接した素子形成領域同士で共用す
ることによりサイズの小形化を図った場合であっても、
従来構成とは違ってその絶縁分離トレンチでの欠陥を確
実に検出可能となるものである。

【００１３】請求項２に記載した絶縁分離型半導体装置
によれば、前述した検査用電圧を印加する際に、その検
査用電圧を素子用電極とトレンチ用電極との間に例えば
プローブなどを利用して容易に印加できるようになるか
ら、絶縁分離トレンチでの欠陥検査作業の簡単化を図り
得るようになる。

【００１４】請求項３に記載した絶縁分離型半導体装置
によれば、その実装状態において、トレンチ用電極ひい
ては絶縁分離トレンチ内の導電性充填物が所定電位レベ
ルに固定されるから、素子形成領域間で電位干渉が発生
したり、素子形成領域内に形成される寄生素子が能動化
するなどに事態を効果的に防止できるようになる。

【００１５】請求項４に記載した絶縁分離型半導体装置
によれば、例えばアナログ回路やロジック回路などのた
めの制御用素子が形成される素子形成領域のための絶縁
分離トレンチと、比較的大きな電流が流れる電力用素子
が形成される素子形成領域のための絶縁分離トレンチと
が互いに独立した形態で形成され、しかも、各絶縁分離
トレンチに接続されたトレンチ用電極（つまり、絶縁分
離トレンチ内の導電性充填物）がそれぞれ所定電位レベ
ルに固定されているから、例えば、電力用素子のスイッ
チングノイズが制御用素子の動作に悪影響を与える事態
を未然に防止できるなど、その動作信頼性の向上を図り
得るようになる。

【００１６】請求項５に記載した絶縁分離型半導体装置
によれば、導電性充填物がポリシリコンより成るから、
そのポリシリコンを素子形成領域に作り込む素子の構成
要素（例えばＭＯＳトランジスタ用のゲート電極など）
に兼用することが可能となる。このため、例えば、絶縁
分離トレンチにポリシリコンを埋め込むための工程と他
の素子の構成要素となるポリシリコン膜を成膜する工程
とを同一の工程で済ますことが可能となって、その製造
工程の簡略化を図り得るようになる。

【００１７】請求項６に記載した絶縁分離型半導体装置
によれば、上記ポリシリコンの抵抗値が不純物のドーピ
ングにより引き下げられるから、前述した検査用電圧の
印加時にリーク電流が流れる場合にその電流レベルが大
きくなって絶縁不良検出精度が向上するなど、導電性充
填物としての機能が向上するようになる。

【００１８】請求項７記載の絶縁分離型半導体装置の製
造方法によれば、支持基板上に当該支持基板と電気的に
絶縁した状態で形成された半導体層に対し、その絶縁機
能部分に達するトレンチを形成するトレンチエッチング
工程において、仮に、そのトレンチが絶縁機能部分まで
到達しないという加工不良があった場合、その底部に残
存した半導体層は、この後にトレンチの絶縁分離のため
に行われる側壁酸化工程において表面側から熱酸化され
ることになる。従って、このように酸化された半導体層
がトレンチ底部に残存したままになった場合には、その
後においてトレンチ内に導電性充填物に相当したポリシ
リコンが充填されたとしても、そのポリシリコンと半導
体層との間の導通がなくなる。このため、絶縁分離トレ
ンチが絶縁機能部分まで到達していないという絶縁欠陥
がある状態を検査する際に、本来、ポリシリコン及び半
導体層を通じて流れるはずのリーク電流が流れなくなっ
て、その検査が不可能になる。しかし、この製造方法に
よれば、トレンチの底部が絶縁機能部分まで到達しない
という加工不良に起因して当該トレンチの底部に酸化さ
れた半導体層が存在した状態となったとしても、その酸
化半導体層は、側壁酸化工程の後に行われるマスク除去
工程、つまり、トレンチエッチングマスクの酸化半導体
膜を異方性ドライエッチングにより除去する工程におい
て、そのエッチングマスク用の酸化半導体膜と同時に除
去されることになる。この結果、絶縁分離トレンチが絶
縁機能部分まで到達していないという絶縁欠陥が発生し
た場合でも、トレンチ内に充填されたポリシリコンと半
導体層との間の導通が確保されるから、その絶縁欠陥の
有無の検査を確実に行い得るようになる。

【００１９】請求項８記載の製造方法によれば、絶縁分
離トレンチをポリシリコンにより埋め戻すトレンチ埋め
戻し工程において、当該ポリシリコンに不純物がドーピ
ングされてその抵抗値が引き下げられるようになるか
ら、ポリシリコンの導電性充填物としての機能が向上す
るようになる。

【００２０】請求項９記載の製造方法によれば、絶縁膜
上のポリシリコンを絶縁分離トレンチ内のポリシリコン
と繋がった形状にパターニングしてポリシリコン電極膜
を形成する電極膜形成工程において、その絶縁膜上のポ
リシリコンを他の素子用の電極パターン形状に合わせて
パターニングすることにより当該ポリシリコンを他の素
子用の電極パターン（例えばＭＯＳトランジスタ用のゲ
ート電極が考えられる）として兼用する構成となってい
るから、その製造工程の簡略化を図り得るようになる。

【００２１】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１実施例について図１ないし図５を参照しながら
説明する。図１には、本実施例による絶縁分離型半導体
装置の平面レイアウトの要部が模式的に示されている。
この図１において、半導体チップを構成するＳＯＩ基板
１１上には、島状に設定された２個の素子形成領域１２
ａ、１２ｂが形成されている。これら素子形成領域１２
ａ、１２ｂは、それぞれを包囲するように配置された矩
形枠状の絶縁分離トレンチ１３群により区分されたもの
であるが、当該トレンチ１３は、互いに隣接する一辺を
共用した形態、つまり、隣接する素子形成領域１２ａ、
１２ｂが上記トレンチ１３の共有辺部ＣＳで互いに隣接
した形態とされている。

【００２２】図２（ａ）には、図１の半導体チップの要
部の断面構造が模式的に示されている（寸法比は正確で
はない）。この図２（ａ）において、前記ＳＯＩ基板１
１は、単結晶シリコン基板１１Ａ（本発明でいう支持基
板に相当）上に、酸化シリコン膜より成る絶縁分離膜１
１Ｂ（絶縁機能部分に相当）を介して単結晶シリコン層
１１Ｃ（半導体層に相当）を形成した周知構成のもので
ある。そして、前記素子形成領域１２ａ、１２ｂ及びト
レンチ１３は、ＳＯＩ基板１１の単結晶シリコン層１１
Ｃに形成されるものであり、特にトレンチ１３は当該Ｓ
ＯＩ基板１１の絶縁分離膜１１Ｂまで到達するように形
成されている。尚、この実施例では、各素子形成領域１
２ａ、１２ｂに、構造的には縦型となるｎｐｎトランジ
スタ１４ａ、１４ｂを形成した状態を示している。

【００２３】上記のような半導体チップにおいて、絶縁
分離トレンチ１３及び絶縁分離膜１１Ｂの絶縁耐圧を検
査するために、トレンチ１３の周囲のフィールド領域１
５上に、当該フィールド領域１５と電気的に接続された
電極パッド１６と、トランジスタ１４ａのコレクタ電極
と電気的に接続された状態の電極パッド１７と、絶縁分
離トレンチ１３内に充填された埋込ポリシリコン１８
（本発明でいう導電性充填物に相当）に電気的に接続さ
れた状態の電極パッド１９（トレンチ用電極に相当）と
が設けられる。この場合、フィールド領域１５上には層
間絶縁膜２０（図２参照）が形成されており、上記電極
パッド１６、１７、１９は、この層間絶縁膜２０上に形
成されるものである。尚、図２に示すように、フィール
ド領域１５には、電極パッド１６とオーミックコンタク
トをとるためのＮ^＋ 高濃度層が形成される。また、ト
ランジスタ１４ａ、１４ｂのコレクタ電極も、層間絶縁
膜２０上に形成される配線膜とオーミックコンタクトを
とるためにＮ^＋ 高濃度層として形成されている。

【００２４】上記のような構成において、トレンチ１３
の絶縁不良がある半導体チップをリジェクトするための
検査を行う場合には、図２（ａ）に示すように、電極パ
ッド１７と互いに接続した状態の電極パッド１６及び１
９との間に、直流電圧源２１から絶縁分離構造部分の保
証耐圧に応じたレベルの検査用電圧を印加し（極性は図
２に示した状態と逆でも良い）、これに伴い電極パッド
１７と電極パッド１６及び１９との間にリーク電流が流
れるか否かを電流計２２により検出する。この場合、図
２（ａ）の例のように、トレンチ１３の底部が絶縁分離
膜１１Ｂまで到達している状態であった場合（つまり、
絶縁欠陥がない場合）には、上記リーク電流が流れるこ
とがないから、検査の結果が正常であると判断できる。

【００２５】これに対して、図２（ａ）と同等の断面構
造を模式的に示す図２（ｂ）、（ｃ）に示すように、絶
縁分離トレンチ１３におけるフィールド領域１５に面し
た部位の底部が絶縁分離膜１１Ｂまで到達していない絶
縁欠陥がある場合や、トレンチ１３の共有辺部ＣＳの底
部が絶縁分離膜１１Ｂまで到達していない絶縁欠陥があ
る場合には、何れの場合においても、その欠陥部分（及
び埋込ポリシリコン１８）を通じてリーク電流が流れる
ようになる。

【００２６】従って、本実施例の構成によれば、検査工
程時において、絶縁分離トレンチ１３での欠陥を確実に
検出可能になるものであり、この結果、絶縁欠陥がある
半導体チップを間違いなくリジェクト可能となるから、
製品の信頼性向上に大きく寄与できるようになる。ま
た、絶縁分離トレンチ１３が互いに隣接する一辺を共用
した形態、つまり、隣接する素子形成領域１２ａ、１２
ｂが上記トレンチ１３の共有辺部ＣＳで互いに隣接した
形態となっているから、フィールド領域１５中から従来
構成（図１１、図１２参照）のようなデッドスペースを
排除できるようになって、チップサイズの小形化を実現
できるようになる。尚、本実施例の構成によれば、半導
体チップの表面に電極パッド１６、１７、１９が設けら
れているから、前記検査用の電圧の印加を、例えば、電
極パッド１７及び１９にそれぞれ接触されるプローブを
用いて容易に行い得るものであり、絶縁分離トレンチ１
３での欠陥を検査する作業を簡単に行うことができる。

【００２７】ここで、上記のような検査を可能にするた
めには、トレンチ１３の底部が絶縁分離膜１１Ｂまで到
達していないという絶縁欠陥が発生した状態において、
そのトレンチ１３の底部に酸化膜が存在しない形態（埋
込ポリシリコン１８がＳＯＩ基板１１の単結晶シリコン
層１１Ｃと電気的に導通した形態）となることが前提と
なる。このような形態を確実に実現するためには、トレ
ンチ１３を形成するための製造工程に工夫を加える必要
がある。そこで、以下においては、このような工夫を加
えた本実施例による絶縁分離型半導体装置の製造方法に
ついて説明する。

【００２８】即ち、図３には、本実施例によるトレンチ
形成のための各工程が模式的な断面図（要部のみ示す：
寸法比は正確ではない）によりに示されており、以下、
各工程の内容について個別に説明する。

【００２９】（ａ）マスク形成工程 まず、図３（ａ）に示すように、ＳＯＩ基板１１の単結
晶シリコン層１１Ｃ上に、酸化シリコン膜３１（絶縁膜
に相当）、ポリシリコン膜３２（ストッパ膜に相当）、
酸化シリコン膜３３（酸化半導体膜に相当）を順次成膜
すると共に、その三層構造膜をフォトエッチング技術を
利用してパターンニングすることによって所定位置に開
口部３４を形成し、以て層構造のトレンチエッチングマ
スクを形成する。

【００３０】ここで、トレンチを異方性エッチングする
際のエッチングマスクとして機能する酸化シリコン膜３
３は、特に、深さ寸法が大きいトレンチを形成する場合
に、そのトレンチエッチング時のマスク性を確保できる
膜厚に設定される。具体的には、例えば、トレンチの深
さが５μｍ以上の場合には、０．５〜１μｍ程度の膜厚
が必要となる。また、酸化シリコン材料に対しエッチン
グ選択性を有するポリシリコン膜３２は、前記酸化シリ
コン膜３３を除去する際のストッパの機能を果たすもの
であり、例えば約４００ｎｍの膜厚に成膜される。さら
に、酸化シリコン膜３１は、ポリシリコン膜３２を成膜
する際に下地の役目を果たすものである。

【００３１】この場合、ＳＯＩ基板１１の絶縁分離膜１
１Ｂは酸化シリコンより成るものであって、酸化シリコ
ン膜３３を後述のようにドライエッチングにより除去す
る際にトレンチ底部に露出した部分が同様にエッチング
されるため、絶縁分離構造の保証耐圧に必要な膜厚が残
存するような膜厚を備えた状態とされる。具体的には、
例えば、保証耐圧を確保するために必要な絶縁分離膜１
１Ｂの膜厚が０．５μｍであった場合に、酸化シリコン
膜３３の膜厚が１μｍであったときには、絶縁分離膜１
１Ｂの膜厚は最低でも１．５μｍ必要となるが、実際に
は、その酸化シリコン膜３３をドライエッチングにより
除去する際のオーバーエッチング量も考慮して、絶縁分
離膜１１Ｂの膜厚を約２μｍ程度に設定したＳＯＩ基板
１１を用意することが望ましい（図１では寸法比を正し
く表示していないので注意）。

【００３２】（ｂ）トレンチエッチング工程 上記のようなマスク形成工程の後には、単結晶シリコン
層１１Ｃに対し酸化シリコン膜３３をマスクとした状態
の異方性ドライエッチングを行うことにより、図３
（ｂ）に示すように、絶縁分離膜１１Ｂまで達するトレ
ンチ３５（図１及び図２に示した絶縁分離トレンチ１３
に相当）を形成する。

【００３３】（ｃ）側壁酸化工程 上記トレンチエッチング工程の実行後に、トレンチ３５
の側壁を熱酸化することにより側壁酸化膜３６を形成
し、以てトレンチ３５内と単結晶シリコン層１１Ｃとの
間を絶縁分離する（図３（ｃ）参照）。尚、仮に、トレ
ンチ３５の底部が絶縁分離膜１１Ｂまで到達していない
という加工不良があった場合、その底部に残存した単結
晶シリコン層１１Ｃは、この側壁酸化工程において表面
側から熱酸化されることになるが、この熱酸化により形
成された酸化シリコン膜は次に述べるマスク除去工程に
おいて除去される。

【００３４】（ｄ）マスク除去工程 トレンチエッチングマスクとして使用された酸化シリコ
ン膜３３を、ポリシリコン膜３２をストッパとした異方
性ドライエッチングにより除去する（図３（ｄ）参
照）。ここで、前述したように、トレンチ３５の底部が
絶縁分離膜１１Ｂまで到達していないという加工不良部
分があった場合には、そのトレンチ３５の底部に単結晶
シリコン層１１Ｃの残存部分の表面が熱酸化された酸化
シリコン膜が存在することになるが、この酸化シリコン
膜は上記異方性ドライエッチングにより同時に除去され
ることになる。

【００３５】（ｅ）ストッパ膜除去工程 上記エッチングマスク工程においてストッパとして使用
されたポリシリコン膜３２をドライエッチング技術によ
り除去する（図３（ｅ）参照）。

【００３６】（ｆ）トレンチ埋め戻し工程 酸化シリコン膜３１上の全面にＣＶＤ法によりポリシリ
コンを堆積することにより、トレンチ３５を埋め戻した
状態のポリシリコン膜３７を成膜する（図３（ｆ）参
照）。この場合、ポリシリコン膜３７は、単結晶シリコ
ン層１１Ｃに作り込む素子で用いるポリシリコン膜（Ｍ
ＯＳトランジスタ用のゲート電極など）に兼用すること
も可能である。また、本実施例では、トレンチ３５内に
埋め込まれたポリシリコンを電極として利用するため、
ポリシリコン膜３７の堆積時において燐などの不純物を
ドーピングして抵抗値を下げる構成としている。

【００３７】（ｇ）電極膜形成工程 ポリシリコン膜３７上にフォトレジスト膜３８を成膜す
ると共に、そのフォトレジスト膜３８をトレンチ３５の
形状に合わせてパターニングし、パターニング後のフォ
トレジスト膜３８をマスクとしてポリシリコン膜３７の
エッチング処理を行う（図３（ｇ）参照）。これによ
り、トレンチ３５に充填された状態の埋込ポリシリコン
３７ａ（図２に示した埋込ポリシリコン１８に相当）及
びこれに繋がった形状のポリシリコン電極膜３７ｂが形
成される。尚、ポリシリコン膜３７を、ＭＯＳトランジ
スタのような素子のゲート電極などで用いるポリシリコ
ン膜に兼用する場合には、この電極形成工程におけるフ
ォトレジスト膜３８の成膜／パターニング処理並びにエ
ッチング処理も兼用することが可能になる。

【００３８】（ｈ）トレンチ用電極形成工程 例えば、ポリシリコン電極膜３７ｂの表面を熱酸化して
層間絶縁膜３９を成膜すると共に、その上を覆うように
して例えばＢＰＳＧより成る層間絶縁膜４０を形成し、
さらに、それらの層間絶縁膜３９、４０にコンタクトホ
ールを形成し、そのコンタクトホールを通じて埋込ポリ
シリコン３７ａと電気的に接続された状態の電極パッド
４１（図１に示した電極パッド１９に相当）を例えばア
ルミニウムにより形成する（図３（ｈ）参照）。

【００３９】しかして、上述したような製造方法を採用
したときには、トレンチエッチング工程（図３（ｂ））
で形成したトレンチ３５の底部が絶縁分離膜１１Ｂまで
到達していないという加工不良が発生した場合に、その
後に行われる側壁酸化工程（図３（ｃ））において、ト
レンチ３５の底部に残存した単結晶シリコン層１１Ｃが
熱酸化形成されて酸化シリコン膜が形成されることにな
るが、この酸化シリコン膜は、その後に行われるにマス
ク除去工程（図３（ｄ））において酸化シリコン膜３３
と同時に除去されることになる。

【００４０】従って、前述した図２（ｂ）及び（ｃ）に
示すような絶縁欠陥が発生した場合、つまり、トレンチ
１３の底部が絶縁分離膜１１Ｂまで到達していないとい
う絶縁欠陥が発生した場合においても、そのトレンチ１
３の底部に酸化膜が存在しない形態（埋込ポリシリコン
１８がＳＯＩ基板１１の単結晶シリコン層１１Ｃと電気
的に導通した形態）となるから、前述した検査工程時に
おいては、上記欠陥部分（及び埋込ポリシリコン１８）
を通じてリーク電流が流れるようになり、以て絶縁分離
トレンチ１３での欠陥を確実に検出可能になる。

【００４１】因みに、従来において一般的に行われてい
るトレンチ形成工程は、図４に模式的な断面図により示
す通りであり、以下これについて説明する。

【００４２】（ａ）マスク形成工程 まず、図４（ａ）に示すように、ＳＯＩ基板１１の単結
晶シリコン層１１Ｃ上に、酸化シリコン膜５１、窒化シ
リコン膜５２、酸化シリコン膜５３を順次成膜すると共
に、その三層構造膜をフォトエッチング技術を利用して
パターンニングすることによって所定位置に開口部５４
を形成する。

【００４３】ここで、酸化シリコン膜５３は、トレンチ
を異方性エッチングする際のエッチングマスクとして機
能する。また、窒化シリコン膜５２は、上記酸化シリコ
ン膜５３を除去する際のストッパの機能を果たすもので
あり、酸化シリコン膜５１は、窒化シリコン膜５２を成
膜する際の応力緩和の役目を果たすものである。

【００４４】（ｂ）トレンチエッチング工程 上記のようなマスク形成工程の後には、単結晶シリコン
層１１Ｃに対し酸化シリコン膜５３をマスクとした状態
の異方性ドライエッチングを行うことにより、図４
（ｂ）に示すように、単結晶シリコン層１１Ｃに絶縁分
離膜１１Ｂまで達するトレンチ５５を形成する。

【００４５】（ｃ）側壁酸化工程 上記トレンチエッチング工程の実行後に、トレンチ５５
の側壁を熱酸化することにより側壁酸化膜５６を形成す
る（図４（ｃ）参照）。尚、仮に、トレンチ５５の底部
が絶縁分離膜１１Ｂまで到達していないという加工不良
があった場合、その底部に残存した単結晶シリコン層１
１Ｃは、この側壁酸化工程において表面側から熱酸化さ
れることになる。

【００４６】（ｄ）トレンチ埋め戻し工程 酸化シリコン膜５３上の全面にＣＶＤ法によりポリシリ
コンを堆積することにより、トレンチ５５を埋め戻した
状態のポリシリコン膜５７を成膜する（図４（ｄ）参
照）。

【００４７】（ｅ）エッチバック工程 酸化シリコン膜５３をストッパとしたドライエッチング
処理または化学的機械研磨処理を行うことにより、ポリ
シリコン膜５７を酸化シリコン膜５３の面までエッチバ
ックする（図４（ｅ）参照）。

【００４８】（ｆ）マスク除去工程 トレンチエッチングマスクとして使用された酸化シリコ
ン膜５３を、窒化シリコン膜５２をストッパとしたウエ
ットエッチングにより除去する（図４（ｆ）参照）。

【００４９】（ｇ）ポリシリコン膜除去工程 トレンチ５５の上部に突き出した状態のポリシリコン膜
５７を、窒化シリコン膜５２をマスクとしたドライエッ
チングにより除去する（図４（ｇ）参照）。

【００５０】（ｈ）ポリシリコン膜酸化工程 トレンチ５５の上部に対応したポリシリコン膜５７に対
し熱酸化処理を施すことにより、トレンチ５５の上部を
酸化シリコン膜５１と一体化された酸化シリコン膜で覆
った状態とする（図４（ｈ）参照）。

【００５１】（ｉ）窒化シリコン膜除去工程 窒化シリコン膜５２を、酸化シリコン膜５１とエッチン
グ選択性がある処理液によりウエットエッチングして除
去する（図４（ｉ）参照）。

【００５２】このような従来技術によるトレンチ形成方
法を利用して、外部の電極パッドと電気的に接続された
トレンチ構造（本実施例の構成のように、絶縁分離トレ
ンチ１３内に充填された埋込ポリシリコン１８と電気的
に接続された状態の電極パッド１９を設ける構造）とす
る場合には、例えば、図４（ｇ）のポリシリコン膜除去
工程の後に、窒化シリコン膜５２を除去して電極用のポ
リシリコン膜を別途に形成する方法や、図４（ｉ）の窒
化シリコン膜除去工程の後に、酸化シリコン膜５１にコ
ンタクトホールを開口して別途に電極を形成するという
方法が考えられる。しかしながら、何れの方法も、図３
に示した本実施例の製造方法に比べて工数が増大して製
造コストが高騰するという問題点がある。

【００５３】また、仮に、上記のような従来技術による
方法によって、外部の電極パッドと電気的に接続された
トレンチ構造を設けて、本実施例のような絶縁欠陥の検
査を行う構成とした場合には、次に述べるような問題点
が出てくる。つまり、図４の製造方法では、例えば、
（ｂ）のトレンチエッチング工程において、トレンチ５
５の底部が絶縁分離膜１１Ｂまで到達していないという
加工不良があった場合には、その後に行われる（ｃ）の
側壁酸化工程において、トレンチ５５の底部に残存した
単結晶シリコン層１１Ｃが熱酸化されて酸化シリコン膜
が形成されることになる。この結果、上記のような従来
のトレンチ形成方法を用いて、本実施例のような絶縁分
離型半導体装置を製造した場合には、前記図２（ｂ）と
同等の断面構造を模式的に示す図５のように、トレンチ
１３の底部に側壁酸化膜と連続した酸化シリコン膜が残
るため、前記検査工程時において本来流れるはずのリー
ク電流が流れなくなる。このため、図５に示すような絶
縁欠陥がある不良チップのリジェクトが不可能なる。

【００５４】（第２の実施の形態）図６ないし図１０に
は本発明の第２実施例が示されており、以下これについ
て前記第１実施例と異なる部分のみ説明する。本実施例
による絶縁分離型半導体装置の平面レイアウトを模式的
に示す図６において、ＩＣチップを構成するＳＯＩ基板
６１上には、アナログ回路や論理回路のような制御用素
子が形成される素子形成領域６２群と、パワートランジ
スタのような電力用素子が形成される例えば２個の素子
形成領域６３とが形成されている。この場合、素子形成
領域６２のための絶縁分離トレンチ６４と素子形成領域
６３のための絶縁分離トレンチ６５は、互いに独立した
形態で形成されているが、それらトレンチ６４、６５
は、互いに隣接する一辺を共用した形態、つまり、隣接
する素子形成領域６２が上記トレンチ６４の共有辺部で
互いに隣接した形態とされ、隣接する素子形成領域６３
が上記トレンチ６５の共有辺部で互いに隣接した形態と
されている。

【００５５】ＳＯＩ基板６１上には、トレンチ６４、６
５の周囲のフィールド領域６６上に当該フィールド領域
６６と電気的に接続された電極パッド６７が層間絶縁膜
（図示せず）を介して設けられており、また、その図示
しない層間絶縁膜上に以下に述べるような電極パッド６
８〜７２が設けられている。即ち、素子形成領域６２と
電気的に接続された電極パッド６８、トレンチ６４内に
充填された埋込ポリシリコン（図示せず）と電気的に接
続された電極パッド６９（トレンチ用電極に相当）、素
子形成領域６３と電気的に接続された電極パッド７０、
トレンチ６５内に充填された埋込ポリシリコン（図示せ
ず）と電気的に接続された電極パッド７１（トレンチ用
電極に相当）、回路グラウンド用配線パターン７２ａと
電気的に接続された電極パッド７２が設けられている。
尚、図示しないが、実際には上記電極パッド６７〜７２
以外にも種々の電極パッドが設けられている。

【００５６】このような構成において、トレンチ６４、
６５に絶縁不良があるＩＣチップをリジェクトするため
の検査を行う場合には、例えば図６中に示すように、電
極パッド６８及び７０と電極パッド６７、６９及び７１
との間に、直流電圧源２１から絶縁分離構造部分の保証
耐圧に応じたレベルの検査用電圧を印加し（極性は図６
に示した状態と逆でも良い）、これに伴い電極パッド６
８及び７０と電極パッド６７、６９及び７１との間にリ
ーク電流が流れるか否かを電流計２２により検出する。

【００５７】この場合、本実施例においても、トレンチ
６４、６５は前記第１実施例と同じ製造方法により形成
されるものであり、従って、上記検査時において第１実
施例と同様の効果が得られる。

【００５８】一方、上記ＩＣチップを実装する際には、
図７に示すように、当該ＩＣチップ（ＳＯＩ基板６１）
をリードフレームのアイランド７３上に固定すると共
に、各電極パッド６７〜７２を当該リードフレームのイ
ンナリードに対しワイヤボンディングにより接続するも
のである。この場合、制御用素子が形成される素子形成
領域６２のためのトレンチ６４に接続された電極パッド
６９は、電源電圧＋Ｖccが与えられるインナリード７４
ａに対して電極パッド６８と共に接続され、以て、電源
電圧＋Ｖccの電位レベルに固定される。また、電力用素
子が形成される素子形成領域６３のためのトレンチ６５
に接続された電極パッド７１は、グランド端子ＧＮＤに
接続されるインナリード７４ｂに対して電極パッド６７
及び７２と共に接続され、以て、グランド電位レベルに
固定される。尚、電極パッド７０は、他のインナリード
７４ｃに接続される。

【００５９】このような構成によれば、ＩＣチップの実
装状態において、制御用素子が形成される素子形成領域
６２のための絶縁分離トレンチ６４と、比較的大きな電
流が流れる電力用素子が形成される素子形成領域６３の
ための絶縁分離トレンチ６５とが互いに独立した形態で
形成され、しかも、各絶縁分離トレンチ６４、６５に接
続された電極パッド６９、７１がそれぞれ電源電圧＋Ｖ
ccに対応した電位レベル及びグランド電位レベルに固定
されているから、例えば、電力用素子のスイッチングノ
イズが制御用素子の動作に悪影響を与える事態を未然に
防止できるなど、その動作信頼性の向上を図り得るよう
になる。

【００６０】また、特に、絶縁分離トレンチ６４に接続
された電極パッド６９が電源電圧＋Ｖccに対応した電位
レベルに固定されているから、次に述べるような効果も
奏するようになる。即ち、図８（ａ）及び（ｂ）には、
一つの素子形成領域６２及びその周囲の絶縁分離トレン
チ６４の平面レイアウト及び断面構造が模式的に示され
ている。この場合、素子形成領域６２には、図９中に示
したカレントミラー回路のための回路素子７５が形成さ
れるものであり、この回路素子７５は２個のｐｎｐ型ト
ランジスタ７６ａ、７６ｂにより構成されている。素子
形成領域６２には、上記トランジスタ７６ａ、７６ｂの
各コレクタとなる二つのＰ^＋ 層７６Ａ、７６Ｂが形成
される。

【００６１】このようなレイアウトの場合、絶縁分離ト
レンチ６４の側壁酸化膜６４ａをキャパシタンスとした
寄生ＭＯＳ動作が発生することがある。例えば、図８の
例において、フィールド領域がグランド電位レベルに固
定された状態でＰ^＋ 層７６Ａ、７６Ｂに対し異なる電
圧が印加されると、素子形成領域６２における絶縁分離
トレンチ６４寄りの領域に反転層（図８（ｂ）に符号７
７を付して示す）が形成されて、寄生ＰチャネルＭＯＳ
トランジスタ７８に電流が流れる現象が発生する。この
ような現象が発生したときには、図９の回路において、
端子７９、８０間に電流が流れてカレントミラー回路と
しての機能に障害が出るなどの問題点が起きる。しかし
ながら、本実施例の構成では、絶縁分離トレンチ６４に
接続された電極パッド６９、つまり、上記寄生Ｐチャネ
ルＭＯＳトランジスタ７８のゲート電極に相当する部分
が電源電圧＋Ｖccの電位レベルに固定されているから、
当該寄生ＰチャネルＭＯＳトランジスタ７８が能動化す
る事態が確実に防止され、上記のような機能障害を招く
恐れがなくなるものである。

【００６２】尚、この実施例では、寄生ＰチャネルＭＯ
Ｓトランジスタ７８の能動化を防止するために、電極パ
ッド６９を電源電圧の電位レベルに固定する構成とした
が、図１０に示すように、寄生ＰチャネルＭＯＳトラン
ジスタ７８のゲート電極に相当する部分（つまり電極パ
ッド６９）をトランジスタ７６ａ、７６ｂのベース或い
はエミッタに接続する状態とした場合でも、その寄生Ｐ
チャネルＭＯＳトランジスタ７８の能動化を防止できる
ものであり、要は電極パッド６９を寄生ＰチャネルＭＯ
Ｓトランジスタ７８のゲートしきい値電圧より高い電位
とされたインナリードに接続すれば良いものである。

【００６３】（その他の実施の形態）尚、本発明は上記
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。トレンチエッチングマスクと
して、酸化シリコン膜３１、ポリシリコン膜３２、酸化
シリコン膜３３を積層したものを使用する構成とした
が、ポリシリコン膜３２に代えて窒化シリコン膜を使用
しても良いなど、その構造を種々変形することが可能で
ある。絶縁分離構造の欠陥検査時には、少なくともトレ
ンチ用電極と素子形成領域との間に検査用電圧を印加す
れば良いものである。

【００６４】単結晶シリコン基板１１Ａを支持基板とし
たＳＯＩ基板１１を利用する例で説明したが、支持基板
の材料としては、単結晶シリコン基板に限らず、他の半
導体基板或いは絶縁性を有するセラミック基板やガラス
基板などを用いることができ、特に、絶縁性を有する基
板を用いる場合には絶縁分離膜（上記した各実施例の場
合、酸化シリコン膜より成る絶縁分離膜１１Ｂ）が不要
になる（例えば、ＳＯＳ（Silicon On Sapphire ）基板
を用いる場合が該当する）。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す絶縁分離型半導体装
置の要部の模式的平面レイアウト図

【図２】同要部の模式的断面図（（ａ）は絶縁欠陥がな
い例、（ｂ）及び（ｃ）は絶縁欠陥がある例）

【図３】製造工程の流れを示す模式的断面図

【図４】本実施例との対比を明確にするために示した従
来技術による製造工程の流れを模式的に示す断面図

【図５】従来技術による製造工程により製造した場合の
一例を示す図２（ｂ）相当図

【図６】本発明の第２実施例を示す絶縁分離型半導体装
置の模式的平面レイアウト図

【図７】実装例を示す図６相当図

【図８】（ａ）要部の模式的平面レイアウト図、（ｂ）
要部の模式的断面図

【図９】回路構成例を示す図

【図１０】変形例を示す図９相当図

【図１１】従来構成を示す絶縁分離型半導体装置の要部
の模式的平面レイアウト図

【図１２】同要部の模式的断面図（（ａ）は絶縁欠陥が
ない例、（ｂ）は絶縁欠陥がある例）

【図１３】図１１とは異なる従来構成を示す絶縁分離型
半導体装置の要部の模式的平面レイアウト図

【図１４】同要部の模式的断面図（（ａ）は絶縁欠陥が
ない例、（ｂ）及び（ｃ）は絶縁欠陥がある例）

【符号の説明】

１１はＳＯＩ基板、１１Ａは単結晶シリコン基板（支持
基板）、１１Ｂは絶縁分離膜（絶縁機能部分）、１１Ｃ
は単結晶シリコン層（半導体層）、１２ａ、１２ｂは素
子形成領域、１３は絶縁分離トレンチ、１５はフィール
ド領域、１６、１７は電極パッド、１８は埋込ポリシリ
コン（導電性充填物）、１９は電極パッド（トレンチ用
電極）、３１は酸化シリコン膜（絶縁膜）、３２はポリ
シリコン膜（ストッパ膜）、３３は酸化シリコン膜（酸
化半導体膜）、３４は開口部、３５はトレンチ、３６は
側壁酸化膜、３７はポリシリコン膜、３７ａは埋込ポリ
シリコン、３７ｂはポリシリコン電極膜、３９、４０は
層間絶縁膜、４１は電極パッド（トレンチ用電極）、６
１はＳＯＩ基板、６２、６３は素子形成領域、６４、６
５は絶縁分離トレンチ、６６はフィールド領域、６９は
電極パッド（トレンチ用電極）、７１は電極パッド（ト
レンチ用電極）を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 27/082 29/732 Ｆターム(参考） 5F003 BA25 BA27 BA96 BC08 BC09 BC90 BH18 BJ04 5F032 AA09 AA35 AA45 AA47 AA63 AA64 BA01 BB08 CA11 CA18 DA28 DA78 5F038 CA10 DF01 DF12 DT04 DT12 DT15 EZ06 EZ20 5F082 AA08 AA17 AA38 BA06 BA11 BC03

Claims (9)

【特許請求の範囲】
1. 【請求項１】 支持基板上に当該支持基板と電気的に絶
   縁した状態で形成された半導体層に当該絶縁機能部分に
   達する絶縁分離トレンチにより区分された複数の素子形
   成領域を設けて成る絶縁分離型半導体装置において、 前記複数の素子形成領域のための絶縁分離トレンチを、
   隣接した素子形成領域同士で共用される平面レイアウト
   形状に形成し、 前記絶縁分離トレンチ内に埋め込まれた導電性充填物
   と、 その導電性充填物と電気的に接続されたトレンチ用電極
   とを設けたことを特徴とする絶縁分離型半導体装置。
2. 【請求項２】 前記素子形成領域と電気的に導通された
   素子用電極を備え、 この素子用電極及び前記トレンチ用電極は、両者間に検
   査用電圧を印加可能な形態で設けられることを特徴とす
   る請求項１記載の絶縁分離型半導体装置。
3. 【請求項３】 前記トレンチ用電極は、半導体装置の実
   装状態で所定電位レベルに固定されることを特徴とする
   請求項１または２記載の絶縁分離型半導体装置。
4. 【請求項４】 請求３記載の絶縁分離型半導体装置にお
   いて、 制御用素子が形成される素子形成領域のための絶縁分離
   トレンチと電力用素子が形成される素子形成領域のため
   の絶縁分離トレンチとが互いに独立した形態で形成さ
   れ、各絶縁分離トレンチに接続されたトレンチ用電極が
   それぞれ所定電位レベルに固定されることを特徴とする
   絶縁分離型半導体装置。
5. 【請求項５】 前記導電性充填物は、多結晶シリコンで
   あることを特徴とする請求項１ないし４の何れかに記載
   の絶縁分離型半導体装置。
6. 【請求項６】 請求項５記載の絶縁分離型半導体装置に
   おいて、 前記導電性充填物を構成する多結晶シリコンは、抵抗値
   を下げるために不純物がドーピングされたものであるこ
   とを特徴とする絶縁分離型半導体装置。
7. 【請求項７】 支持基板上に当該支持基板と電気的に絶
   縁した状態で形成された半導体層に当該絶縁機能部分に
   達する絶縁分離トレンチにより区分された複数の素子形
   成領域を設けて成る絶縁分離型半導体装置の製造方法に
   おいて、 前記半導体層上に、絶縁膜、酸化半導体材料に対しエッ
   チング選択性を有する材料より成るストッパ膜、酸化半
   導体膜を順次成膜すると共に、それらの膜に前記絶縁分
   離トレンチの形成位置に対応した開口部を形成すること
   により層構造のトレンチエッチングマスクを形成するマ
   スク形成工程と、 前記半導体層に対し、前記トレンチエッチングマスクを
   使用した異方性ドライエッチングを行うことにより、前
   記開口部と対応した位置に前記絶縁機能部分に達するト
   レンチを形成するトレンチエッチング工程と、 前記トレンチの側壁に熱酸化により酸化半導体膜を形成
   して当該トレンチ内と前記半導体層との間を絶縁分離す
   る側壁酸化工程と、 前記トレンチエッチングマスクの酸化半導体膜を前記ス
   トッパ膜をストッパとした異方性ドライエッチングによ
   り除去するマスク除去工程と、 前記ストッパ膜を除去するストッパ膜除去工程と、 前記絶縁膜上にポリシリコンを堆積して前記絶縁分離ト
   レンチを当該ポリシリコンにより埋め戻すトレンチ埋め
   戻し工程と、 前記絶縁膜上のポリシリコンを前記絶縁分離トレンチ内
   のポリシリコンと繋がった形状にパターニングしてポリ
   シリコン電極膜を形成する電極膜形成工程と、 前記ポリシリコン電極膜を覆う層間絶縁膜を形成すると
   共に、その層間絶縁膜に形成したコンタクトホールを通
   じて当該ポリシリコン電極膜と電気的に接続されたトレ
   ンチ用電極を形成するトレンチ用電極形成工程とを実行
   することを特徴とする絶縁分離型半導体装置の製造方
   法。
8. 【請求項８】 前記トレンチ埋め戻し工程では、前記絶
   縁膜上に堆積するポリシリコンに不純物をドーピングす
   ることを特徴とする請求項７記載の絶縁分離型半導体装
   置の製造方法。
9. 【請求項９】 前記電極膜形成工程では、前記絶縁膜上
   のポリシリコンを他の素子用の電極パターン形状に合わ
   せてパターニングすることにより当該ポリシリコンを他
   の素子用の電極パターンとして兼用することを特徴とす
   る請求項７または８記載の絶縁分離型半導体装置の製造
   方法。