JPH03148852A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03148852A JPH03148852A JP28827189A JP28827189A JPH03148852A JP H03148852 A JPH03148852 A JP H03148852A JP 28827189 A JP28827189 A JP 28827189A JP 28827189 A JP28827189 A JP 28827189A JP H03148852 A JPH03148852 A JP H03148852A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［１［要］
半導体装置に係り、特にＳｏ Ｉ （Ｓｉｌｉｃｏｎ
Ｏｎ １ｎｓｕｌａｔｏｒ） ＠迫を有する半導体装置
に閃し、複数の回路間の干渉を完全に遮蔽し、それぞれ
の回路特性を向上させる半導体装置を提倶することを目
的とし、 絶縁体上に設けられた半導体基板に複数の回路が形成さ
れている半導体装１において、前記半導体基板の前記複
数の回路間に設けられたトレンチ内の前記半導体基板表
面に形成された絶縁膜と、前記絶縁膜を介して前記トレ
ンチ内に埋め込まれた導電層とを有し、前記トレンチ内
の前記導電層を一定電位にすることにより、前記複数の
回路間の干渉を遮蔽するように構成する。
Ｏｎ １ｎｓｕｌａｔｏｒ） ＠迫を有する半導体装置
に閃し、複数の回路間の干渉を完全に遮蔽し、それぞれ
の回路特性を向上させる半導体装置を提倶することを目
的とし、 絶縁体上に設けられた半導体基板に複数の回路が形成さ
れている半導体装１において、前記半導体基板の前記複
数の回路間に設けられたトレンチ内の前記半導体基板表
面に形成された絶縁膜と、前記絶縁膜を介して前記トレ
ンチ内に埋め込まれた導電層とを有し、前記トレンチ内
の前記導電層を一定電位にすることにより、前記複数の
回路間の干渉を遮蔽するように構成する。
［産業上の利用分野］
本発明は半導体装置に係り、特にＳｏｌ構造を有する半
導体装置に関する。
導体装置に関する。
近年、アナログ回路及びデジタル回路を混載したＳＯＩ
ｌｌ達のＬＳＩにおいて、デジタル回路の高速化に伴い
回路動作の際に発生するノイズが大きなものになってき
たために、アナログ回路に及ぼす悪形響ら増大してきて
いる。従って、同一半導体基板上に形成されたアナログ
・デジタル回路間の干渉を防止することが重要になって
いる。
ｌｌ達のＬＳＩにおいて、デジタル回路の高速化に伴い
回路動作の際に発生するノイズが大きなものになってき
たために、アナログ回路に及ぼす悪形響ら増大してきて
いる。従って、同一半導体基板上に形成されたアナログ
・デジタル回路間の干渉を防止することが重要になって
いる。
［従来の技術］
従来、アナログ・デジタル回路間の干渉を防止するため
には、第５図に示されるように、トレンチを用いて半導
体基板を分離する方法が用いられてきた。
には、第５図に示されるように、トレンチを用いて半導
体基板を分離する方法が用いられてきた。
すなわち、ウェーハ基板５２上に絶縁体５４が設けられ
、その上に半導体基板５６が形成されているＳＯＩ構造
において、半導体基板５６の選択的なエッチングにより
、絶縁体５４に達するようなトレンチが形成され、さら
にこのトレンチ内に絶縁膜５８が埋め込まれている。
、その上に半導体基板５６が形成されているＳＯＩ構造
において、半導体基板５６の選択的なエッチングにより
、絶縁体５４に達するようなトレンチが形成され、さら
にこのトレンチ内に絶縁膜５８が埋め込まれている。
こうして、このトレンチ内の絶縁膜５８により、半導体
基板５６を電気的に分層し、分離されたそれぞれの半導
体基板５６に形成される回路間に発生する干渉を防止し
ている。
基板５６を電気的に分層し、分離されたそれぞれの半導
体基板５６に形成される回路間に発生する干渉を防止し
ている。
［発明が解決しようとする課題］
しかしながら、上記従来の回路間の干渉防止方法におい
ては、分離された半導体基板５６がトレンチ内の絶縁膜
５８を介して互いに容量結合を起こしてしまう、このた
め、ノイズが漏れて、回路間の干渉を完全に遮蔽するこ
とができないという問題があった。
ては、分離された半導体基板５６がトレンチ内の絶縁膜
５８を介して互いに容量結合を起こしてしまう、このた
め、ノイズが漏れて、回路間の干渉を完全に遮蔽するこ
とができないという問題があった。
そこで本発明は、複数の回路間の干渉を完全に遮蔽し、
それぞれの回路特性を向上させる半導体装置を提供する
ことを目的とする。
それぞれの回路特性を向上させる半導体装置を提供する
ことを目的とする。
［課題を解決するための手段］
第１図を用いて、本発明の原−理を説明する。
第１図（ａ）は本発明による半導体装置の平面図、第１
図（ｂ）はその断面図である。
図（ｂ）はその断面図である。
ウェーハ基板２上に絶縁ｆ４ｃ４が設けられ、更にその
上に半導体基板６が形成されて、ＳＯＩ構造を形成して
いる。そしてアナログ回路やデジタル回路等が形成され
る半導体基板６には、それらの回路間において、絶縁体
４に達するようなトレンチが形成されている。
上に半導体基板６が形成されて、ＳＯＩ構造を形成して
いる。そしてアナログ回路やデジタル回路等が形成され
る半導体基板６には、それらの回路間において、絶縁体
４に達するようなトレンチが形成されている。
このトレンチ内の半導体基板６表面には絶縁膜８が形成
され、更にこの絶ａＪＥ！８からなるトレンチ内にはｓ
＝Ｍｌｏが埋め込まれている。そしてこの導電層１０は
、例えばグランドに接続されて、一定電位に固定されて
いる。
され、更にこの絶ａＪＥ！８からなるトレンチ内にはｓ
＝Ｍｌｏが埋め込まれている。そしてこの導電層１０は
、例えばグランドに接続されて、一定電位に固定されて
いる。
［作 用］
すなわち本発明は、絶縁膜８を介して導電層１０が埋め
込まれているトレンチが半導体基板６に形成されている
ことにより、半導体基板６が互いに分離される。そして
更にトレンチ内の導電層１０が一定電位に固定されてい
るため、分離された半導体基板６同士が容量結合するこ
とが防止される。
込まれているトレンチが半導体基板６に形成されている
ことにより、半導体基板６が互いに分離される。そして
更にトレンチ内の導電層１０が一定電位に固定されてい
るため、分離された半導体基板６同士が容量結合するこ
とが防止される。
従って、トレンチ内の絶縁１１１８及び導電層１０によ
って分離された半導体基板６にそれぞれ形成される複数
の回路間の干渉を遮蔽することができる。
って分離された半導体基板６にそれぞれ形成される複数
の回路間の干渉を遮蔽することができる。
［実施例］
以下、本発明を図示する実施例に基づいて具体的に説明
する。
する。
第２図＜ａ）、（ｂ）はそれぞれ本発明の一実施例によ
る半導体装置を示す平面図及びその回路概略図、第３図
及び第４図はそれぞれ第２図の半導体装置の３１１蔽頒
域を拡大した平面図及び断面図である。
る半導体装置を示す平面図及びその回路概略図、第３図
及び第４図はそれぞれ第２図の半導体装置の３１１蔽頒
域を拡大した平面図及び断面図である。
第２図において、チップ１２の半導体基板上には、アナ
ログ回路１４及びデジタル回路１６が形成されている。
ログ回路１４及びデジタル回路１６が形成されている。
そしてアナログ回路１・１はアナログ用Ｖ（１６電源バ
ッド１８及びＧＮＤ電源パッド２０に接続されている。
ッド１８及びＧＮＤ電源パッド２０に接続されている。
同様に、デジタル回路１６もデジタル用ＶｔｌＤ電源パ
ッド２２及びＧＮＤ電源パッド２４に接続されている。
ッド２２及びＧＮＤ電源パッド２４に接続されている。
また、アナログ回路１４の周囲にはトレンチ構造の遮蔽
領域（シールド）２６が設けられ、アナログ回路１４と
デジタル回路１６とを分離している。そしてこの遮蔽領
域２６は、シールド用ＧＮＤｔ源バッド２８に接続され
ている。
領域（シールド）２６が設けられ、アナログ回路１４と
デジタル回路１６とを分離している。そしてこの遮蔽領
域２６は、シールド用ＧＮＤｔ源バッド２８に接続され
ている。
次に、第２図の遮蔽領域２６を第３図及び第４図を用い
て説明する。
て説明する。
例えばＳｔ（シリコン）からなるウェーハ基板３２上に
、例えばＳｉＯｚ（シリコン酸化膜）からなる絶縁体３
４が設けられている。更にこの絶縁体３４上に、半導体
基板として例えばＳｉ基板３６がエピタキシャル法を用
いて形成され、ＳＯＩＭ造を形成している。
、例えばＳｉＯｚ（シリコン酸化膜）からなる絶縁体３
４が設けられている。更にこの絶縁体３４上に、半導体
基板として例えばＳｉ基板３６がエピタキシャル法を用
いて形成され、ＳＯＩＭ造を形成している。
そしてアナログ回路やデジタル回路等が形成されるＳｉ
基板３６には、選択的なエッチングによって絶縁体３４
に達するようなトレンチが形成されている。Ｓｉ基板３
６上及びトレンチ内のＳｉ基板３６表面には、絶縁膜と
して例えばＳ ｉ Ｏ２膜３８が形成され、トレンチ底
面において絶縁体３４に接している。更にこのＳ ｉ
Ｏｔ Ｍ ３８からなるトレンチ内には、導電層として
例えばポリシリコン層４０が埋め込まれている。
基板３６には、選択的なエッチングによって絶縁体３４
に達するようなトレンチが形成されている。Ｓｉ基板３
６上及びトレンチ内のＳｉ基板３６表面には、絶縁膜と
して例えばＳ ｉ Ｏ２膜３８が形成され、トレンチ底
面において絶縁体３４に接している。更にこのＳ ｉ
Ｏｔ Ｍ ３８からなるトレンチ内には、導電層として
例えばポリシリコン層４０が埋め込まれている。
そしてまた、このトレンチ内のポリシリコン層４０は、
力バーｌ１４２に開口されたコンタクトホールを介して
、Ａｊ （アルミニウム）配ａ層４４に接続されてい
る。このＡｊ配線層４４は、第２図に示すシールド用Ｇ
ＮＤ電源バッド２８に接続され、ＧＮＤｆｆｉ位に固定
されている。
力バーｌ１４２に開口されたコンタクトホールを介して
、Ａｊ （アルミニウム）配ａ層４４に接続されてい
る。このＡｊ配線層４４は、第２図に示すシールド用Ｇ
ＮＤ電源バッド２８に接続され、ＧＮＤｆｆｉ位に固定
されている。
このように本実施例によれば、絶縁体３４上のＳｔ基板
３６に設けられたトレンチ内にＳｉｆｔＢ３８を介して
ポリシリコンＭ４０が埋め込まれ、遮蔽領域２６が形成
されていることにより、ＳＬ基板３６に形成されている
アナログ回路１４とデジタル回路１６とが分離される。
３６に設けられたトレンチ内にＳｉｆｔＢ３８を介して
ポリシリコンＭ４０が埋め込まれ、遮蔽領域２６が形成
されていることにより、ＳＬ基板３６に形成されている
アナログ回路１４とデジタル回路１６とが分離される。
更に、遮蔽領域２６のポリシリコン層４０がシールド用
ＧＮＤ電源バッド２８に接続されてＧＮＤＳ位に固定さ
れているため、遮蔽領域２６によって分離されたＳＬ基
板３６がトレンチ内のＳｉＯｔ Ｍ ３８及びポリシリ
コンＭ４０を介して互いに容量結合をすることを防止す
ることができる。
ＧＮＤ電源バッド２８に接続されてＧＮＤＳ位に固定さ
れているため、遮蔽領域２６によって分離されたＳＬ基
板３６がトレンチ内のＳｉＯｔ Ｍ ３８及びポリシリ
コンＭ４０を介して互いに容量結合をすることを防止す
ることができる。
従って、アナログ回路１４及びデジタル回路１６は、Ｓ
ｏｌ基板内の絶縁体４に達するように形成されているた
め、遮蔽領域２６中の絶縁膜８がＳｉ基板３６に形成さ
れているアナログ回路１４とデジタル回路１６との間の
干渉を完全に遮蔽することができる。
ｏｌ基板内の絶縁体４に達するように形成されているた
め、遮蔽領域２６中の絶縁膜８がＳｉ基板３６に形成さ
れているアナログ回路１４とデジタル回路１６との間の
干渉を完全に遮蔽することができる。
なお、上記実施例においては、ＳＯＩｌｌＩ造の絶縁体
としてウェーハ基板３２上に設けたＳｉｎ２からなる絶
縁体３４を用いているが、サファイア等の他の絶縁体を
用いてもよい。
としてウェーハ基板３２上に設けたＳｉｎ２からなる絶
縁体３４を用いているが、サファイア等の他の絶縁体を
用いてもよい。
また、回路を形成する半導体基板としてＳｔ基板３６を
用いているが、ＧａＡｓ （ガリウムヒ素）等の化合物
半導体基板やその他の半導体基板を用いてもよい。
用いているが、ＧａＡｓ （ガリウムヒ素）等の化合物
半導体基板やその他の半導体基板を用いてもよい。
そしてトレンチ内のＳｔ基板３６表面に形成するＳ ｉ
Ｏを膜３８の代わりに、他の絶縁膜を用いてもよい、
また、トレンチ内に埋め込まれている導電層としてポリ
シリコン層４０が用いられているが、Ａ１等の導電物質
を用いてもよいし、Ｓｔ等の半導体材料を用いてもよい
、更に、シールド用ＧＮＤ電源パッド２８に接続されて
いるＡ１配線Ｍ４４も、ポリシリコン等の他の物資を用
いてもよい。
Ｏを膜３８の代わりに、他の絶縁膜を用いてもよい、
また、トレンチ内に埋め込まれている導電層としてポリ
シリコン層４０が用いられているが、Ａ１等の導電物質
を用いてもよいし、Ｓｔ等の半導体材料を用いてもよい
、更に、シールド用ＧＮＤ電源パッド２８に接続されて
いるＡ１配線Ｍ４４も、ポリシリコン等の他の物資を用
いてもよい。
また、上記実施例において、トレンチ内のポリシリコン
Ｍ４０がシールド用ＧＮＤ電源パッド２８に接続されて
ＧＮＤ電位に固定されているが、一定電位を有する他の
電源に接続してもよい、更に、遮蔽領域２６はアーナロ
グ回路１４の周囲に設けられて他方のデジタル回Ｂ１６
を分離しているが；いずれの回路の周囲に設けてもよい
。
Ｍ４０がシールド用ＧＮＤ電源パッド２８に接続されて
ＧＮＤ電位に固定されているが、一定電位を有する他の
電源に接続してもよい、更に、遮蔽領域２６はアーナロ
グ回路１４の周囲に設けられて他方のデジタル回Ｂ１６
を分離しているが；いずれの回路の周囲に設けてもよい
。
そしてまた、本発明は、アナログ−デジタル回路間の干
渉を防止する場合のみならず、アナログ・アナログ回路
間又はデジタル・デジタル回路間の干渉を防止する場合
にも適用することができる。
渉を防止する場合のみならず、アナログ・アナログ回路
間又はデジタル・デジタル回路間の干渉を防止する場合
にも適用することができる。
［発明の効果］
以上のように本発明によれば、ＳＯＩｌｉ造の半導体装
置において、半導体基板の複数の回路間に設けられたト
レンチ内に絶縁膜を介して埋め込まれた導電層が一定電
位に固定されていることにより、トレンチによって分離
された半導体基板同士が容量結合することを防止し、複
数の回路間の干渉を遮蔽することができる。
置において、半導体基板の複数の回路間に設けられたト
レンチ内に絶縁膜を介して埋め込まれた導電層が一定電
位に固定されていることにより、トレンチによって分離
された半導体基板同士が容量結合することを防止し、複
数の回路間の干渉を遮蔽することができる。
これにより、半導体基板に形成されるそれぞれの回路特
性を向上させることができる。
性を向上させることができる。
第１図は本発明の原理説明図、
第２図は本発明の一実施例による半導体装置を示す図、
第３図は第２図の半導体装置のＭ荘領域を示す平面図、
第４図は第２図の半導体装置の遮蔽領域を示す断面図、
第一５図は従来の半導体装置を示す断面図である。
図において、
２．３２．５２・・・・・・ウェー八基板、４．３４．
５４・−・・・・絶緑体、 ６．５６・・・・・・半導体基板、 ８．５８・・・−・・絶緑膜、 １０・・・・・−導Ｔｈ層、 １２・・・・−・チップ、 １４・−・・・アナログ回路、 １６・・−・・・デジタル回路、 １８・・・・−・アナログ用ＶＯＤ電源パッド、２０・
・・・・・アナログ用ＧＮＤ電源パッド、２２・・・・
・・デジタル用ＧＮＤ電源パッド、２４・・・・・・デ
ジタル用ＧＮＤ電源パッド、２６・・・・・・遮蔽領域
（シールド）、２８・・・・・・シールド用ａＮＤｚ源
パッド、３６・・−・・・Ｓｉ基板、 ３８・・・・・・ＳｉＯｚＪＢ！、 ４０・・・・・・ポリシリコン層、 ４２・・・・・・力バー膜、 ４４・・−・−Ａ １配線層。
５４・−・・・・絶緑体、 ６．５６・・・・・・半導体基板、 ８．５８・・・−・・絶緑膜、 １０・・・・・−導Ｔｈ層、 １２・・・・−・チップ、 １４・−・・・アナログ回路、 １６・・−・・・デジタル回路、 １８・・・・−・アナログ用ＶＯＤ電源パッド、２０・
・・・・・アナログ用ＧＮＤ電源パッド、２２・・・・
・・デジタル用ＧＮＤ電源パッド、２４・・・・・・デ
ジタル用ＧＮＤ電源パッド、２６・・・・・・遮蔽領域
（シールド）、２８・・・・・・シールド用ａＮＤｚ源
パッド、３６・・−・・・Ｓｉ基板、 ３８・・・・・・ＳｉＯｚＪＢ！、 ４０・・・・・・ポリシリコン層、 ４２・・・・・・力バー膜、 ４４・・−・−Ａ １配線層。
Claims (1)
- 【特許請求の範囲】 絶縁体上に設けられた半導体基板に複数の回路が形成
されている半導体装置において、 前記半導体基板の前記複数の回路間に前記絶縁体に達す
るように設けられたトレンチ内の前記半導体基板表面に
形成された絶縁膜と、 前記絶縁膜を介して前記トレンチ内に埋め込まれた導電
層とを有し、 前記トレンチ内の前記導電層を一定電位にすることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28827189A JPH03148852A (ja) | 1989-11-06 | 1989-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28827189A JPH03148852A (ja) | 1989-11-06 | 1989-11-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148852A true JPH03148852A (ja) | 1991-06-25 |
Family
ID=17728020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28827189A Pending JPH03148852A (ja) | 1989-11-06 | 1989-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148852A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5449946A (en) * | 1993-03-10 | 1995-09-12 | Nippondenso Co., Ltd. | Semiconductor device provided with isolation region |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| KR100226488B1 (ko) * | 1996-12-26 | 1999-10-15 | 김영환 | 반도체 소자 격리구조 및 그 형성방법 |
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| US6104078A (en) * | 1994-03-09 | 2000-08-15 | Denso Corporation | Design for a semiconductor device having elements isolated by insulating regions |
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| KR100853193B1 (ko) * | 2007-01-08 | 2008-08-21 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
-
1989
- 1989-11-06 JP JP28827189A patent/JPH03148852A/ja active Pending
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