KR910008811A - 집적 회로 장치, 반도체 장치 및 전기 절연 구조 형성 방법 - Google Patents

집적 회로 장치, 반도체 장치 및 전기 절연 구조 형성 방법 Download PDF

Info

Publication number
KR910008811A
KR910008811A KR1019900015344A KR900015344A KR910008811A KR 910008811 A KR910008811 A KR 910008811A KR 1019900015344 A KR1019900015344 A KR 1019900015344A KR 900015344 A KR900015344 A KR 900015344A KR 910008811 A KR910008811 A KR 910008811A
Authority
KR
South Korea
Prior art keywords
layer
substrate
forming
etching
overlying
Prior art date
Application number
KR1019900015344A
Other languages
English (en)
Inventor
에스.로쓰 스코트
옌 응유옌 바이크
제이.토빈 필립
레이 웨인
페티르 워치홀츠 이.
위센 글렌
Original Assignee
빈센트 죠셉 로너
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 죠셉 로너, 모토로라 인코포레이티드 filed Critical 빈센트 죠셉 로너
Publication of KR910008811A publication Critical patent/KR910008811A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/7621Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape

Abstract

내용 없음

Description

집적 회로 장치, 반도체 장치 및 전기 절연 구소 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 내지 제8도는 횡단 면적으로 본 발명의 한 실시예에 따른 공정 단계 설명도.

Claims (3)

  1. 집적 회로 장치를 반도체 기판상에 형성하기 위한 방법에 있어서, 버퍼층을 상기 기판 위에 가로 놓이도록 형성하는 단계와, 상기 버퍼층과 상기 버퍼층상의 산화 방지 재질층을 구비하는 혼합물층을 형성하도록 산화방지 재질층을 상기 버퍼층 상에 용착하는 단계와 상기 기판의 부분을 노출시키고 상기 기판위에 가로놓은 상기 혼합물층의 마스킹 부분을 남겨두도록 상기 혼합물층의 선택된 부분을 에치하는 단계와, 상기 마스킹 부분의 상기 산화 방지층의 엣지 부분 밑에 오목부를 형성하도록 상기 버퍼층을 에칭하는 단계와, 정합층으로 상기 오목부를 충분히 채운 상기 혼합물층의 상기 선택된 마스킹 부분 위에 가로 놓이도록 산화할 수 있는 재질의 정합층을 용착하는 단계와, 상기 기판의 상기 노출된 부분에 전기 절연 용역을 형성하도록 상기 기판의 상기 노출된 부분과 상기 정합층을 산화시키는 단계를 포함하는 집적 회로 장치 형성 방법.
  2. 반도체 장치를 형성하는 방법에 있어서, 활성 표면 영역을 갖는 실리콘 기판을 제공하는 단계와, 패드 산화물층을 상기 기판 위에 놓이도록 형성하는 단계와, 질화물층을 상기 패드 산화물 위에 가로 놓이도록 용착하는 단계와, 포토레지스트 마스크를 상기 기판의 활성 영역에 걸쳐 형성하는 단계와 상기 실리콘 기판의 상기 활성표면 영역위에 가로 놓고 상기 기판의 노출된 부분을 남겨두는 부분을 형성하도록 상기 질화물과 상기 패드 산화물층을 에칭하는 단계와, 상기 포토 레지스트 마스크를 제지하는 단계와, 상기 질화물층의 상기 부분의 엣지 부분 밑에 오목부를 형성하도록 상기 패드 산화물층의 상기 부분을 에칭하는 단계와, 폴리 실리콘층을 상기 질화물층의 상기 부분위에 가로놓이도록 융착하고 상기 오목부를 폴리 실리콘의 상기 층으로 충분히 채우는 단계와, 상기기판의 상기 노출된 부분에 전기 절연 영역을 형성하도록 상기 기판의 상기 폴리실리콘층과 상기 노출된 부분을 산화시키는 단계를 포함하는 반도체 장치 형성방법.
  3. 실리콘 기판에 전기 절연 구조를 형성하기 위한 방법에 있어서, 상기 절연 구조는 활성 표면 영역을 갖는 실리콘 기판을 제공하는 단계와, 패드 산화물층을 상기 기판 위에 놓이도록 형성하는 단계와 질화물층층을 상기 패드 산화물 위에 가로 놓이도록 용착하는 단계오, 포토레지스트 마스크를 상기 기판의 활성영역위에 형성하는 단계와, 상기 실리콘 기판의 상기 활성 표면 영역위에 가로놓고 상기 기판의 노출된 부분을 남겨둔 부분을 형성하도록 상기 질화물과 상기 패드산화물층을 에칭하는 단계와, 상기 질화물층의 상기 부분의 엣지부분 밑에 오목부를 형성하도록 상기 패드 산화물층의 상기 부분을 에칭하는 단계와, 상기 포토 레지스트 마스크를 제거하는 단계와, 폴리 실리콘의 용착된 층으로 상기 오목부를 충분히 채우는 상기 질화물층의 상기 부분위에 가로놓이도록 폴리 실리콘층을 용착하는 단계와, 상기 질화물층의 상기 부분과 상기 패드 산화물층의 상기 부분이 접경해 있는 상기 폴리 실리콘층의 부분을 형성하도록 상기 폴리 실리콘층을 이등 방적으로 에칭하고 상기 질화물층의 상기 부분의 상부 표면을 거의 평면으로 하는 단계와, 그 평면에 침강부를 형성하도록 상기 기판의 상기 노출된 부분을 에칭하는 단계와, 상기 침강부로부터 실리콘 표면층을 제거하도록 상기 침강부를 에칭하는 단계와, 전기 절연영역을 상기 기판의 상기 침강부에 형성하도록 상기 기판의 폴리 실리콘층과 상기 침강부를 산화시키는 단계와, 상기 질화물층의 상기 부분과 상기 패드 산화물층의 상기 부분을 제거하는 단계를 포함하는 상기 기판의 표면을 거의 평면으로 하는 전기 절연 구조 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900015344A 1989-10-02 1990-09-27 집적 회로 장치, 반도체 장치 및 전기 절연 구조 형성 방법 KR910008811A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/415,685 US4927780A (en) 1989-10-02 1989-10-02 Encapsulation method for localized oxidation of silicon
US415,685 1989-10-02

Publications (1)

Publication Number Publication Date
KR910008811A true KR910008811A (ko) 1991-05-31

Family

ID=23646751

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900015344A KR910008811A (ko) 1989-10-02 1990-09-27 집적 회로 장치, 반도체 장치 및 전기 절연 구조 형성 방법

Country Status (5)

Country Link
US (1) US4927780A (ko)
EP (1) EP0421703A3 (ko)
JP (1) JPH03132034A (ko)
KR (1) KR910008811A (ko)
SG (1) SG47684A1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175123A (en) * 1990-11-13 1992-12-29 Motorola, Inc. High-pressure polysilicon encapsulated localized oxidation of silicon
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
KR950002188B1 (ko) * 1992-02-12 1995-03-14 삼성전자주식회사 반도체 장치의 소자분리 방법
US5246537A (en) * 1992-04-30 1993-09-21 Motorola, Inc. Method of forming recessed oxide isolation
US5236862A (en) * 1992-12-03 1993-08-17 Motorola, Inc. Method of forming oxide isolation
JPH06216120A (ja) * 1992-12-03 1994-08-05 Motorola Inc 集積回路の電気的分離構造の形成方法
US5371035A (en) * 1993-02-01 1994-12-06 Motorola Inc. Method for forming electrical isolation in an integrated circuit device
US5393692A (en) * 1993-07-28 1995-02-28 Taiwan Semiconductor Manufacturing Company Recessed side-wall poly plugged local oxidation
US5580815A (en) * 1993-08-12 1996-12-03 Motorola Inc. Process for forming field isolation and a structure over a semiconductor substrate
US5472906A (en) * 1993-12-08 1995-12-05 Matsushita Electric Industrial Co., Ltd. Method of forming isolation
US5374585A (en) * 1994-05-09 1994-12-20 Motorola, Inc. Process for forming field isolation
US5455194A (en) * 1995-03-06 1995-10-03 Motorola Inc. Encapsulation method for localized oxidation of silicon with trench isolation
US5786263A (en) * 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
US6627511B1 (en) 1995-07-28 2003-09-30 Motorola, Inc. Reduced stress isolation for SOI devices and a method for fabricating
US5629230A (en) * 1995-08-01 1997-05-13 Micron Technology, Inc. Semiconductor processing method of forming field oxide regions on a semiconductor substrate utilizing a laterally outward projecting foot portion
DE19528991C2 (de) * 1995-08-07 2002-05-16 Infineon Technologies Ag Herstellungsverfahren für eine nichtflüchtige Speicherzelle
US5861339A (en) * 1995-10-27 1999-01-19 Integrated Device Technology, Inc. Recessed isolation with double oxidation
JPH10125773A (ja) * 1996-10-21 1998-05-15 Nec Corp 半導体装置の製造方法
US5966619A (en) * 1996-12-23 1999-10-12 Motorola, Inc. Process for forming a semiconductor device having a conductive member that protects field isolation during etching
US6083809A (en) * 1997-10-01 2000-07-04 Texas Instruments Incorporated Oxide profile modification by reactant shunting
US5985737A (en) * 1998-03-04 1999-11-16 Texas Instruments - Acer Incorporated Method for forming an isolation region in an integrated circuit
US6524931B1 (en) 1999-07-20 2003-02-25 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
US6306726B1 (en) 1999-08-30 2001-10-23 Micron Technology, Inc. Method of forming field oxide
FR2879020B1 (fr) * 2004-12-08 2007-05-04 Commissariat Energie Atomique Procede d'isolation de motifs formes dans un film mince en materiau semi-conducteur oxydable
KR102434436B1 (ko) * 2017-05-31 2022-08-19 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5410688A (en) * 1977-06-24 1979-01-26 Mitsubishi Electric Corp Production of semiconductor device
JPS56103443A (en) * 1980-01-21 1981-08-18 Nec Corp Production of element isolation structure for semiconductor device
JPS5735341A (en) * 1980-08-12 1982-02-25 Toshiba Corp Method of seperating elements of semiconductor device
JPS5821842A (ja) * 1981-07-30 1983-02-08 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン 分離領域の形成方法
EP0075875A3 (en) * 1981-09-28 1986-07-02 General Electric Company Method of making integrated circuits comprising dielectric isolation regions
JPS604237A (ja) * 1983-06-23 1985-01-10 Nec Corp 半導体装置の製造方法
FR2566179B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
JPS61247051A (ja) * 1985-04-24 1986-11-04 Hitachi Ltd 半導体装置の製造方法
JPS61276342A (ja) * 1985-05-31 1986-12-06 Toshiba Corp 半導体装置の製造方法
JPS63314844A (ja) * 1987-06-18 1988-12-22 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0421703A3 (en) 1993-03-10
EP0421703A2 (en) 1991-04-10
JPH03132034A (ja) 1991-06-05
US4927780A (en) 1990-05-22
SG47684A1 (en) 1998-04-17

Similar Documents

Publication Publication Date Title
KR910008811A (ko) 집적 회로 장치, 반도체 장치 및 전기 절연 구조 형성 방법
KR960032686A (ko) 플러그를 갖춘 반도체 디바이스 제조방법
KR840005933A (ko) 전계효과 트랜지스터의 제조방법
US6261922B1 (en) Methods of forming trench isolation regions
KR950001884A (ko) 실리콘-절연체 기판의 표면 실리콘층의 두께를 변화시키기 위한 방법
KR970030640A (ko) 반도체 장치의 소자 분리막 형성방법
KR870004523A (ko) 반도체 장치의 유전체 매입형 소자 분리홈의 형성방법
KR950010018A (ko) 절연재로 채워진 홈에 의해 형성되는 필드 절연영역을 갖는 반도체 몸체를 포함한 반도체 장치 제조방법
EP0877420A3 (en) Method of forming a polysilicon buried contact and a structure thereof
KR910003783A (ko) 반도체장치 및 그 제조방법
EP0239384A3 (en) Process for isolating semiconductor devices on a substrate
KR960042931A (ko) Soi 구조를 갖는 반도체장치의 제조방법
KR960026594A (ko) 반도체 장치의 소자 분리방법
KR900017203A (ko) 반도체 소자 제조 방법
KR980006078A (ko) 반도체장치의 소자 분리막 형성방법
KR970053492A (ko) 반도체 소자 분리방법
KR100219549B1 (ko) 랜딩 패드를 갖는 반도체 소자의 제조방법
EP0311245A2 (en) Semi-conductor devices having a great radiation tolerance
KR970053495A (ko) 반도체 소자 분리방법
KR970053470A (ko) 반도체소자의 소자분리막 제조방법
KR970060450A (ko) 트렌치를 이용한 반도체 소자의 분리 방법
KR950004489A (ko) 반도체 소자의 격리방법
KR960019653A (ko) 반도체 소자의 소자분리막 형성방법
KR960002743A (ko) 트렌치와 필드절연막으로 소자분리된 반도체 장치 및 그 제조방법
KR980005619A (ko) 반도체 소자의 콘택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application