KR950004489A - 반도체 소자의 격리방법 - Google Patents

반도체 소자의 격리방법 Download PDF

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KR950004489A KR1019930014365A KR930014365A KR950004489A KR 950004489 A KR950004489 A KR 950004489A KR 1019930014365 A KR1019930014365 A KR 1019930014365A KR 930014365 A KR930014365 A KR 930014365A KR 950004489 A KR950004489 A KR 950004489A
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윤용혁
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Abstract

본 발명은 반도체 소자의 격리방법에 관한 것으로, 실리콘기판(1) 상에 다층절연막(20)을 형성하고, 감광막으로 셀지역의 패턴을 형성하는 제1단계, 상기 패턴을 이용하여 상기 다층절연막(20)을 소정부위 경사지게 식각하는 제2단계, 상기 소정부위 식각되어 형성된 다층절연막(20) 패턴을 이용하여 트렌치를 형성하는 제3단계, 트렌치 내부에 희생산화막을 성장시킨 후 이를 제거하여 트렌치 크기를 증가시키는 제4단계, 트렌치 내부에 소정 크기로 절연막(8)을 형성한 뒤 폴리실리콘막(9)을 형성하는 제5단계, 상기 폴리실리콘막(9)을 식각하되 상기 다층절연막(20)의 일부를 식각종단막으로 하여 평탄화한 다음, 감광막을 사용하여 셀이 형성되는 지역은 감광막 코팅을 하고 주변회로지역은 패턴을 형성하는 제6단계, 상기 마스크를 이용하여 주변회로지역의 다층절연막(20)을 완전히 식각한 뒤 필드산화막(5)을 형성하는 제7단계, 상기 필드산화막(5) 형성후 잔여 다층절연막(20)을 제거하여 소자형성부(A)와 소자격리부(B)를 형성하는 제8단계 및, 필드산화막(5) 상부를 평탄화하여 소자 형성부와 소자 격리부의 단차를 감소시키는 제9단계를 포함하여 이루어짐으로써 본 발명은 LOCOS 방법에 의한 소자격리기술의 단점인 새부리형상에 의한 소자형성부의 면적감소와 같은 문제를 발생시키지 않고 좁은 면적에서 효과적인 소자간의 절연을 이룰 수 있다.
또한 개별소자 형성지역간의 누설전류에 의한 소자파괴를 예방할 수 있고, 아울러 절연층을 실리콘기판 하부에 형성하기 때문에 전체적인 소자의 크기를 축소시키는 효과를 얻을 수 있다.

Description

반도체 소자의 격리방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일 실시예에 다른 소자분리막 형성 공정단면도.

Claims (5)

  1. 소자간의 전기적인 절연을 위한 반도체 소자의 격리방법에 있어서, 실리콘기판(1) 상에 다층절연막(20)을형성하고, 감광막으로 셀지역의 패턴을 형성하는 제1단계, 상기 패턴을 이용하여 상기 다층절연막(20)을 소정부위 경사지게 식각하는 제2단계, 상기 소정부위 식각되어 형성된 다층절연막(20)패턴을 이용하여 트랜치를 형성하는 제3단계, 트랜치 내부에 희생산화막을 성장시킨 후 이를 제거하여 트랜치 크기를 증가시키는 제4단계, 트랜치 내부에 소정 크기로 절연막(8)을 형성한 뒤 폴리실리콘막(9)을 형성하는 제5단계, 상기 폴리실리콘막(9)을 식각하되 상기 다층절연막(20)의 일부를 식각종단막으로 하여 평탄화한 다음, 감광막을 사용하여 셀이 형성되는 지역은 감광막 코팅을 하고 주변회로지역은 패턴을 형성하는 제6단계, 상기 마스크를 이용하여 주변회로지역의 다층절연막(20)을 완전히 식각한 뒤 필드산화막(5)을 형성하는 제7단계, 상기 필드산화막(5) 형성후 잔여 다층절연막(20)을 제거하여 소자형성부(A)와 소자격리부(B)를 형성하는제8단계 및, 필드산화막(5) 상부를 평탄화하여 소자 형성부와 소자 격리부의 단차를 감소시키는 제9단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 격리방법.
  2. 제1항에 있어서, 상기 제1단계의 다층절연막(20)은 제1산화막(2), 질화막(3), 제2산화막(6)으로 이루어지는 것을 특징으로 하는 반도체 소자의 격리방법.
  3. 제2항에 있어서, 상기 제2단계의 다층절연막(20) 식각시 80 내지120sccm CHF3/O 내지 10sccm O2/500 내지700Watt/50 내지 90Gauss/80 내지 100MT의 공정조건하에서 이루어지는 것을 특징으로 하는 반도체 소자의 격리방법.
  4. 제1항에 있어서, 상기 제3단계의 트랜치는 2 내지 5마이크로미터 깊이로 트랜치 형상이 둥글게 형성되는것을 특징으로 하는 반도체 소자의 격리방법.
  5. 제2항에 있어서, 상기 제6단계는 폴리실리콘막(9) 건식식각시 상기 질화막(3)을 식각종단막으로 하고 폴리실리콘막(9)을 상기 산화막(2) 위쪽으로 존재하게 하여 새부리형상을 줄이는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 격리방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93014365A 1993-07-27 1993-07-27 Semiconductor device isolation method KR960008521B1 (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100323622B1 (ko) * 1996-12-13 2002-03-08 후지쓰 에이엠디 세미콘덕터 가부시키가이샤 반도체장치및그제조방법

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KR100323622B1 (ko) * 1996-12-13 2002-03-08 후지쓰 에이엠디 세미콘덕터 가부시키가이샤 반도체장치및그제조방법

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