KR100323622B1 - 반도체장치및그제조방법 - Google Patents

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후앙 리차드
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가즈토시 모치즈키
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후지쓰 에이엠디 세미콘덕터 가부시키가이샤
미키오 이시마루
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아끼구사 나오유끼
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Abstract

반도체 장치 내의 배선층간에 이용하는 절연막에 미소 결함이 발생하는 경우, 그것에 의하여 층간 절연막(플라즈마 CVD 산화막) 자체의 절연 특성을 악화시키거나, 층간 절연막보다도 아래에 있는 다른 막에 대하여 악영향이 생기지 않도록, 층간 절연막을 다층화하여 적극적으로 계면층을 설치하고, 미소 결함의 이동을 방지하는 반도체 장치의 제조 기술에 관한 것이다. 층간 절연막의 원료 가스 중 하나의 가스를 차단하는 타이밍을 약간 늦추는 것으로 질소 함유률을 현저히 높여서 계면으로 하는 방법에 의하면, 간단한 공정으로 목적이 달성 가능하다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND THE METHOD FOR FABRICATING THEREOF}
본 발명은 집적회로(IC, LSI) 등의 반도체 장치에 있어서 향상된 신뢰성을 갖는 배선층간 절연막의 형성과, 전극 인출용 접촉홀의 형성에 대한 기술의 개량에 관한 것이다.
종래부터, 반도체 장치는 다음과 같은 방법으로 배선을 형성하는것이 보통이었다. 즉, 실리콘 기판의 표면에 층간 절연막을 삽입하여 형성된 도전막으로 이루어지는 층간 배선 패턴의 표면에 먼저 층간 절연막(플라즈마 CVD 산화막)을 성막하고, 이어서 상기 층간 배선 패턴을 저부에 노출시키도록 상기 층간 절연막에 이방성 에칭(anisotropic etching)으로 접촉홀을 개구한다. 이 접촉홀 내에 알루미늄계의 배선 재료를 성막 한다. 이상의 공정에서, 하나의 도전층과 다른 능동 영역을 전기적으로 접속하는 방법이 일반적으로 사용되고 있다.
이러한 방법은 64M비트 DRAM이나 256M비트 DRAM 내지 그 이상의 극히 집적도가 높은 반도체 장치에 있어서도 여전히 계속 유용되고 있지만, 단순히 이방성 에칭으로 접촉홀을 개방한 것만으로는, 접촉홀의 주연부(周緣部)에서 배선층을 이루는 알루미늄계 재료가 얇게 형성되거나, 공정 중의 열로 인해 사용 중에 절단될 염려가 있기 때문에, 최근에는 일본 공개 특허 공보 제56-90523호(대응 미국 특허는 제4,352,724호)에 기재된 바와 같이, 이방성 에칭을 적용하여 불순물 영역을 노출시키기 전에, 등방성 에칭을 적용하는 것으로, 접촉홀의 주연부를 완만한 곡면 내지 테이퍼형으로 마무리하고, 알루미늄계 재료가 절단되는 문제를 해소하는 기술을 이용하고 있다.
그런데, 상기 일본 공개 특허 공보 제56-90523호 내지 미국 특허 제4,352,724호 공보에 기재된 발명을 적용한 경우에는, 등방성 에칭 공정에 있어서 습식 에칭제를 사용하는 것이 편리하다. 한편, 등방성 에칭 공정이 적용되는 층간 절연막은 CVD(화학적 기상 성장)법으로 형성되는 것이 많지만, 이 CVD절연막은 그 아래에 형성의 용이함 등의 이유로 설치되는 SOG(Spin on Glass)막 등의 비교적 함수율이 높은 절연막으로부터 공정 도중의 가열로 발생하는 수증기를 막는 역할을 하도록 설치될 경우가 있다.
이러한 경우, 습식 에칭이 적용되는 것이 상층의 CVD절연막만이라고 하여도,원래 의도에 반하여, 하부를 이루는 SOG막 등의 절연막까지 에칭해 버릴 경우가 있다. 이하, 이것에 관하여, 종래 기술의 개략적인 단면도인 도 13 내지 도 16 및 종래의 플라즈마 CVD 절연막 피막 공정의 원료 가스 타이밍도인 도 17을 참조하면서 설명한다. 도 13 내지 도 16은 도면 번호의 순으로, 종래 기술의 제조 공정 과정의 장치 단면을 개략적으로 나타낸다.
도 13에 있어서, 플라즈마 SiON막(11) 표면에 SOG막(2)이 회전 도포되어 소성(燒成)되고, SOG막(2)의 평탄한 표면에 플라즈마 CVD 산화막(3)이 형성되며, 또 그 표면에 개구 패턴이 설치된 포토레지스트(4)가 형성되어 있다.
도 13 및 도 17에 있어서, 플라즈마 CVD 산화막(3)의 기상 성장 공정에서, 각 원료 가스의 도입의 개시 및 정지, RF 파워 인가의 개시 및 정지의 타이밍은 도 17에 표시되어 있다. 도 17에서는 세로 방향에 4항목, 즉 N20 가스 도입의 개시 및 정지, RF 파워 인가의 개시 및 정지, SiH4(모노실란:monosilane)가스 도입의 개시 및 정지, SiH4가스가 CVD 쳄버(chamber) 내에 도입되는 타이밍을 취하여, 그 시퀀스를 좌측에서 우측으로의 시간축에 따라서 개략적으로 그래프화한 것이다. 동일 도면에 있어서, 먼저 N20 가스 도입이 개시되고, 이어서 RF 파워가 인가되어 고주파의 발생이 개시되며, 이어서 SiH4가스 도입이 개시되고, 이어서 SiH4가스의 CVD 챔버 내로의 도입이 개시된다. 플라즈마 CVD 산화막(3)의 성막을 끝낼 때는, 이것과 역순서이며 순차적인 오프 내지 정지를 실행한다.
플라즈마 CVD 산화막(3)을 화학 기상 성장할 때에, 결함핵(defect nucleus)(62)을 기점으로 하여 선형 결함(string defect)(61)이 막의 성장에 따라서 연장되고 있다. 도 13은 포토레지스트(4)의 패턴 개구를 통해서 습식 에칭제가 플라즈마 CVD 산화막(3)을 침식한 후의 상태를 나타내고 있지만, 플라즈마 CVD 산화막(3)의 등방 에칭된 부분에 선형 결함(61)이 나타나면, 습식 에칭제가 선형 결함(61)을 통해 SOG막(2)까지 이동되어, SOG막(2)을 침식해 버린다.
도 14에 있어서, 상기 포토레지스트(4)의 패턴 개구를 통해서, 도면 중의 점선으로 표시된대로 이방성 에칭을 행하여 도전막(10) 표면을 노출시키고자 한다. 이 이방성 에칭에는 예컨대 RIE(Reactive Ion Etching; 반응성 이온 에칭)를 이용하면 좋다.
도 15는 실제로 이방성 에칭이 종료하여, 도전막(10) 표면을 노출시키도록, SOG막(2)이 패터닝된 후의 상태를 나타낸 것이다. 도 14에 있어서 SOG막(2)이 습식 에칭된 영역이 크면, 도 15에 표시되어 있는 바와 같이, SOG막(2)의 측면에는 움푹 파인 부분이 형성된다.
도 16에 있어서, 접촉홀 개구 공정에 이어서, 이 접촉홀을 통해서 도전막(10) 표면과 접촉하도록 배선층(5)을 성막한다. 배선층(5)의 재료로는 저(低)저항화에 유리한 알루미늄계 합금이 채용될 경우가 많지만, 알루미늄계 합금은 오로지 스퍼터링(sputtering)을 이용하지 않을 수 없는 상황에서는, 커버리지(피복 형상;被覆形狀)의 악화가 심각하다. 즉, 스퍼터링을 이용하여 배선층(5)을 성막하고자 하면, 소위 "섀도잉 효과(shadowing effect)"에 기인하여 특히 접촉홀 내에서의 피복 형상이 흐트러진다. 즉, 스퍼터링되는 알루미늄 입자가 접촉홀 벽면으로 되돌렸을 때의 성막의 흐트러짐이 도시된 바와 같이 접촉홀 내벽의 움푹 파인 부분으로 조장(助長)되어 버리는 것이다. 이렇게 해서 피복성이 나쁘게 성막된 배선층(5)은, 다음 공정에서의 열스트레스나 제품으로서 통전중에 전자(電子)에 의해서 배선층을 이루는 입자가 눌러 흘려지는 등의 이동(migration)의 문제를 야기하게 되어, 결과로서 제품 수율의 저하 내지 신뢰성의 저하라는 문제로 발전한다.
이상이, 종래 기술에 관한 설명이지만, 더 보충한다.
하부의 층간 절연막(2)에 SOG막과 같은 유기 실란계 재료(organic silanol material)를 채용하고 있는 것은, 주로 형성이 용이하기 때문이다. 즉, 도포 후 소성함으로써 형성 가능해져서 공정이 간단해진다. 그러나, 이러한 재료는 일반적으로 무르고, 높은 에칭율로 습식 에칭되는 경향이 있다. 선형 결함을 이동시켜 습식 에칭제가 침식하고, 층간 절연막(2)에 까지 도달한 경우, 층간 절연막(2, 3)과의 계면에까지 도달한 습식 에칭제는 당연한 결과로 빠른 속도로 층간 절연막(2)을 침식하기 때문에, 상하 절연막 계면 부근에서는 구멍형의 에칭 자국이 생기는 문제점이 있다.
비록, 공동(空洞)이 생기지 않았다고 해도, 이러한 결함이 원인이 되어 CVD 절연막(3) 자체를 원래 의도에 반하여 에칭 제거해 버리고, 최근의 고집적화한 반도체 장치에서는 다른 도전막과의 사이에서 전기적 단락을 생기게 하거나, 절연 내압(耐壓)을 낮게 하는 등의 문제도 있다.
이러한 현상으로부터, 층간 절연막 중에 접촉홀을 개구함으로써, 습식 에칭제를 이용할 필요가 있는 경우에도, 층간 절연막이나 그 아래의 절연막을 에칭 제거해 버리는 문제를 해소하는 동시에, 알루미늄계 배선층이 접촉홀의 주연부에서 절단되는 문제의 해소도 효과적으로 행할 수 있는 기술의 개발이 필요하게 되었다.
보충 설명도 포함하여, 이상은 결함이 생긴 층간 절연막에 대하여 접촉홀 창 개방시에 습식 에칭을 행한 경우의 문제점에 관해서 설명한 것이지만, 비록 창 개방시에 습식 에칭을 행하지 않았다고 해도 여전히 결함에 의한 문제는 심각하기 때문에, 이하에서는 이것에 관해서 설명한다.
이미 설명한 바와 같이, 층간 절연막을 기상 성장 중에 가스 자체의 미소한 핵이나 미립자로부터 생기는 선형 결함 내지 범프(bump)형 결함이 층간 절연막에 포착되었다고 가정한다. 예컨대, 층간 절연막 성막 후에 가열 공정 등이 몇개나 존재하여 긴 열이력(thermal history)이 원인이 된 스트레스가 층간 절연막 중에 축적되었다고 가정한다. 이 스트레스는 선형 결함이 확대 내지 이동하여 매우 크거나 긴 결함으로 될 수 있다. 이러한 결함은 층간막을 통해서 층간 절연막 중에 균열을 가져와, 그 결과로서 층간 도전막에 전기적 단락이 생길 수 있다. 후의 공정에서, 그 위에 중첩되는 층에 대하여 표면 클리닝이나 물약 처리 등을 행하면, 이 확대 내지 이동한 결함을 이동시켜 역시 하부층에 악영향을 미치게 된다. 습식 공정이 다음 공정에 없는 경우에도, 예컨대 SOG 등의 도포 절연막은 물을 함유하고 있으며, 공정 도중의 가열로 수증기가 되어 비산하며, 다른 막 중에 함유되는 P(인)와 화합하여 인산을 만들고, 확대 내지 이동한 결함을 이동시켜 하부층에 악영향을 미치게 할 경우가 있고, 층간 절연막의 절연 특성이 악화되는 문제점도 있다.
이상과 같이, 본 발명이 해결하고자 하는 과제는 층간 절연막 형성시에 생기는 선형 결함 내지 범프형 결함에 기인하는 층간 절연막 자체의 절연 특성의 악화, 또는 층간 절연막의 아래에 있는 다른 막으로의 악영향을 미연에 방지하는 수단의 확립에 있다. 바람직하다면, 현재의 제조 공정의 대폭적인 변경없이 상기 과제를 해결하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시 양태에 의한 제조 방법 중 제1 공정의 개략적인 단면도.
도 2는 본 발명의 제1 실시 양태에 의한 제조 방법 중 제2 공정의 개략적인 단면도.
도 3은 본 발명의 제1 실시 양태에 의한 제조 방법 중 제3 공정의 개략적인 단면도.
도 4는 본 발명의 제1 실시 양태에 의한 제조 방법 중 제4 공정의 개략적인 단면도.
도 5는 6층 구조인 플라즈마 CVD 절연막의 개략적인 설명도.
도 6은 6층 산화막의 퇴적 공정에 있어서의 가스 시퀀스도.
도 7은 접촉홀 형상의 비교 단면도.
도 8은 접촉홀에 생기는 결함의 비교 단면도.
도 9는 버블 결함수의 비교 설명도.
도 10은 본 발명의 제1 실시 양태에 의한 반도체 장치의 개략적인 단면도.
도 1l은 본 발명의 제1 실시 양태에 의한 반도체 장치의 개략적인 단면도.
도 12는 기판 내에서의 깊이 방향 농도 분포 및 이온 밀도를 나타내는 도면.
도 13은 종래 기술의 제1 공정의 개략적인 단면도.
도 14는 종래 기술의 제2 공정의 개략적인 단면도.
도 15는 종래 기술의 제3 공정의 개략적인 단면도.
도 16은 종래 기술의 제4 공정의 개략적인 단면도.
도 17은 종래의 플라즈마 CVD 절연막 피막 공정의 원료 가스 타이밍도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 웨이퍼
10 : 도전막
11 : 플라즈마 SiON막
15 : 소자 분리 절연막
101 : 게이트 절연막
102 : 게이트 전극
103 : 사이드웰 절연막
104 : 소스·드레인 영역
105 : 플라즈마 산화막
106 : 층간 절연막
107 : 배리어 메탈층
108 : 반사 방지막
2 : 층간 절연막(SOG ;스핀 온 글라스막)
207 : 배리어 메탈층
208 : 반사 방지막
3 : 층간 절연막(플라즈마 CVD 산화막)
31 : 접촉홀 내벽면
32 : 실리콘 산화막
33 : 계면층
4 : 포토 레지스트
5 : 배선층(알루미늄계 합금층)
61 : 선형 결함
62 : 결함핵
상기 과제 해결을 위해서, 본 발명에서는 예컨대 이하의 구성을 수단으로 한다.
제1 발명에서는 이하의 구성을 수단으로 한다.
상기 플라즈마 CVD 절연막은,
기판 상에 또는 기판보다 위에 형성되고,
선형 결함의 확대를 방지하기 위해, 상기 실리콘 산화막의 표면에 설치되어 플라즈마 CVD 절연막의 다른 부분과 밀도 또는 농도를 상당히 달리하는 계면층과,
상기 기판 표면을 노출시키기위해 상기 플라즈마 CVD 절연막의 표면에 등방성 에칭에 의해 형성된 접촉 홀을 포함하는 반도체 장치.
제2 발명에서는, 이하의 구성을 수단으로 한다.
기판상에 또는 기판보다 위에 형성되는 제1 절연막과;
상기 제1 절연막상에 성막되고, 선형 결함의 확대를 방지하기 위해 상기 플라즈마 CVD 절연막의 다른 부분과 밀도 또는 농도를 상당히 달리하는 계면층을 구비하는 제2 절연막과;
상기 기판 표면을 노출시키기위해 상기 플라즈마 CVD 절연막의 표면에 등방성 에칭에 의해 형성된 접촉 홀을 포함하는 반도체 장치.
제3 발명에서는, 이하의 구성을 수단으로 한다.
(a) 복수 종류의 원료가스를 일정 유량씩 작용시키면서 실리콘 산화막을 기판 표면에 성막 형성하는 공정과,
(b) 대기에 개방시키지 않은채로 상기 복수 종류의 원료 가스 중 적어도 1개를 함유하는 입자가 상기 실리콘 산화막의 표면에 잔류하도록, 상기 복수 종류의 원료 가스를 흐르는 것을 정지하는 공정과,
(c) 대기에 개방시키지 않은채로 충분히 시간이 경과한 후 상기 복수 종류의 원료 가스를 흐르게 하는 것을 재개하고, 상기 실리콘 산화막 표면에 계면층 절연막을 성막 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
제4 발명에서는, 이하의 구성을 수단으로 한다.
(a) 복수 종류의 원료 가스를 일정 유량씩 작용시키면서 실리콘 산화막을 기판 표면에 성막 형성하는 공정과,
(b) 대기에 개방하지 않은채로 상기 복수 종류의 원료 가스 중 적어도 1개를 흐르도록 하는 것을 정지시키는 공정과,
(c) 대기에 개방시키지 않은채로 충분히 시간이 경과한 후 상기 복수 종류의 원료 가스의 전부를 흐르도록 하는 것을 재개하여, 상기 실리콘 산화막에 계면층 을 성막 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
제5 발명에서는, 이하의 구성을 수단으로 한다.
(a) 기판 표면에 실리콘 산화막을 형성하는 공정과,
(b) 상기 실리콘 산화막 표면에 질소를 작용시키고 상기 실리콘 산화막의 표면 부근에 고농도 질화물로 이루어지는 계면층을 형성하는 공정과,
(c) 상기 계면층 표면에 새롭게 실리콘 산화막을 성막 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
상기 (a), (b) 및 (c)의 각 공정을 순차적으로 복수회 반복하여 행하면, 또 바람직하고, 또한 상기 (a), (b) 및 (c)의 각 공정이 플라즈마 생성 조건하에서 행해지는 것으로서도 좋다.
그러면, 도 1 내지 도 12를 이용하여 실시 형태를 취하여, 본 발명에 관해서 설명한다. 도 1 내지 도 4 및 도 10 내지 도 11은, 본 발명의 제1 실시 양태에 기초하여, 그 제조 방법의 각 공정에서의 장치의 개략적인 단면도이다. 또한, 도 5는 6층 구조인 플라즈마 CVD 절연막의 개략적인 설명도이고, 도 6은 6층 산화막의 퇴적 공정에 있어서의 가스 시퀀스도이며, 도 7은 접촉홀 형상의 비교 단면도이고, 도 8은 접촉홀에 생기는 결함의 비교 단면도이며, 도 9는 버블 결함수의 비교 설명도이다. 이상, 각 도면 중에 동일한 번호로 표시된 것은 각 도면 공통으로 동일한 것을 가리킨다.
도 10은 본 발명의 제1 실시 양태에 의한 반도체 장치의 개략적인 단면도이다. 실리콘 웨이퍼(1) 표면에 LOCOS법에 의해서 소자 분리 절연막(15)이 형성되고, 이러한 소자 분리 절연막(15)에 의해서 획정된 각 능동 영역에는 MOSFET가 형성된다. 게이트 전극(102)이 동일 능동 영역 내의 게이트 절연막(101) 표면에 패터닝되고, 게이트 전극(102) 측면을 피복하는 사이드웰 절연막(103)이 건식 에칭 백(dry etching back) 공정을 통해서 형성된 후에, 이 사이드웰 절연막(103) 및 게이트 전극(102)을 마스크로서 자기 정합적으로 상기 실리콘 웨이퍼(1) 내에 불순물 이온 주입이 이루어지고, 이러한 이온 주입에 의해서 소오스·드레인 영역(104)이 형성된다. 이어서, 상기 사이드 웰 절연막(103)도 포함하는 게이트 전극 전면 및 소스·드레인 영역(104) 및 상기 소자 분리 절연막(15)을 포함하는 기판의 전면에 플라즈마 산화막(105)이 성막되며, 또 계속해서, 두꺼운 층간 절연막(106)이 형성된다. 이 층간 절연막(106)에는 BPSG막, PSG막 등 외에, 고밀도 플라즈마 산화막도 이용할 수 있지만, 이들은 성막된 후에, 하부 단차(段差)를 반영하지 않도록 표면이 평탄화된다. 전자의 BPSG막, PSG막 등의 경우에는 가열에 의해서 리플로우(reflow)하는 것으로 평탄화할 수도 있지만, CMP(화학 기계적 연마) 기술에 의해서 표면을 평탄화하는 방법도 사용된다. 평탄화된 층간 절연막(106)의 표면에서 실리콘 웨이퍼(1) 내의 소스·드레인 영역(104) 표면을 노출시키는 접촉홀을 공지된 이방성 에칭 기술에 의해서 개구한다. 계속해서, 상기 접촉홀 내에서 상기 층간 절연막(106)의 표면에까지 연재(延在)하는 베리어 메탈층(barrier metal layer)(107)을 얇게 성막한다. 베리어 메탈층(107) 표면에 알루미늄계 합금 등으로 이루어지는 도전막(10)을 스퍼터링 형성한다. 여기까지에서 일단 층간 절연막(106) 및 도전막(10)을 CMP(화학 기계적 연마) 기술로 전면 에칭 백하고, 이어서 새롭게 도전막(10)을 성막한다. 또, 도전층(10)의 표면에 반사 방지막(108)을 성막하여,상기 베리어 메탈층(107)/도전층(10)/반사 방지막(108)을 단숨에 이방성 에칭하여 패터닝하고, 층간 배선 패턴으로 한다. 이 층간 배선 패턴 및 상기 층간 절연막(106)의 표면에, 플라즈마 SiON막(11)이 동일하게 CVD 형성되고, 계속해서, SOG막(2)이 도포 및 소성을 거쳐서 형성된다. 이러한 SOG막(2)의 평탄한 표면에, 본 발명의 특징으로 되는 플라즈마 CVD 산화막(3)이 예컨대 6층 구조로써 성막된다.
도 1은 도 10에 도시된 층구조의 일부를 취출하여 설명하고 있는 개략도이다. 도 10에서 표면이 평탄화되어 이루어진 층간 절연막(106)상에 형성되는 적층 구조가 도 1 내지 도 4에 도시된다.
도전막(10) 표면에 층간 절연막 하부를 이루는 플라즈마 CVD－SiON막(11)과, 층간 절연막을 이루는 SOG막(2)과, 플라즈마 CVD 산화막(3)이 순서대로 성막되고, 또 그 표면에는 포토 레지스트(4)가 성막되며, 이 포토레지스트(4)의 개구부를 통해서 습식 에칭제가 플라즈마 CVD 산화막(3)을 등방적으로 에칭하여 만곡한 에칭면을 얻을 수 있다.
이 중, 플라즈마 CVD 산화막(3)에는 도시된 바와 같이 계면이 형성되어 있고, 다층 구조를 이루고 있다. 플라즈마 CVD 산화막(3) 중에는, 여전히 결함핵(62)을 기점으로 한 선형 결함(61)이 형성되어 있지만, 계면이 설치되어 있기 때문에 선형 결함(61)의 확대 내지 이동을 피할 수 있는 만큼, 선형 결함(61)은 감소되게 된다.
이것에 대해서는, 도 1의 공정을 상세히 설명한다.
우선, 실리콘 웨이퍼의 표면에 공지된 방법을 이용하여 도전성 불순물의 첨가나 도전막의 패턴 형성, 층간막의 형성 등을 행하고, 이어서 도 1에 표시된 도전막(10)을 성막한다. 계속해서, 도전막(10) 표면에 플라즈마 SiON막(11)을 CVD법에 의해서 성막한다. 이 플라즈마 SiON막(11) 표면에 SOG막(2)을 도포하여 4000rpm정도로 실리콘 웨이퍼를 회전시켜서 도전막을 형성한다. SOG막(2)을 도포한 후, 이들 층이 형성된 실리콘 웨이퍼마다 SOG막(2)내의 용제가 휘발하여 소성하도록 가열하여 SOG막(2)을 소성한다. 이어서, 1시간, 400℃정도로 경화시킨다. 그런데, SOG막(2)을 층간 절연막으로서 이용하는 이유는, 주로 표면 평탄화를 용이하게 할 필요가 있어서이다. 즉, 층간 절연막을 피막한 후에는 상층 배선층을 형성하여야 하고, 일반적으로 층수가 증가할수록 표면 요철이 커진다. 그러면, 예컨대 상층 배선층을 패터닝할 때에 주지의 사진 석판술에 의하면, 표면 요철로 노광시의 촛점 심도가 흩어져서 전면에 대하여 촛점을 맞춰 결상할 수 없게 된다. 따라서, 일단 도중의 공정에서 층간 절연막을 평탄하게 해 두고, 또한 상층을 중첩시키는 것이다. 이 SOG막(2)에는 유기 계막을 이용할 수 있지만, 이것에 대신하여, 무기 재료의 스핀 온 실라놀(SOS)이나 하이드로젠 실세스키옥산(Hydrogen Silsesquioxane; (HSiO3/2)n을 이용할 수도 있다. 또, SOG막(2)과 같이, 도포 형성하여 표면 평탄화를 도모하는 것 외에는, CMP법에 의해서 위에서 에칭백하여 표면 평탄화를 도모하는 방법도 있다. CMP 에칭백을 이용할 경우에는, 막의 재료를 자유롭게 선택할 수 있다. 예컨대, 플라즈마 CVD 절연막이나 HDP－SiO(하이덴스티－·플라즈마·실리콘옥사이드)막을 이용할 수도 있다.
이어서, SOG막(2)의 표면에는, 플라즈마 CVD 산화막(3)이 성막된다. 이 공정에 관해서는, 도 1과 함께, 도 5, 도 6을 참조한다. 도 5는 6층 구조인 플라즈마 CVD 절연막의 개략적인 설명도이고, 도 1의 플라즈마 CVD 산화막(3)에 상당하는 막을 6층 형성한 예에 관해서 층단면을 확대하여 개략적으로 나타낸 것이다.
도 6은, 플라즈마 CVD 절연막 피막 공정의 원료가스 타이밍도이고, 도 5의 6층 구조인 플라즈마 CVD 절연막을 퇴적할 때의 각 원료가스의 시퀀스를 나타낸다. 도 6중, 횡축 방향 좌측에서 우측으로는 시간의 흐름을 나타내고, 그 중에서 각 조건(N20가스 도입의 개시 내지 정지, RF 파워의 온·오프, SiH4가스 도입의 개시 내지 정지, SiH4가스의 챔버 내로의 도입의 개시 내지 정지)을 종으로 4항째 나열하여 처리 시퀀스를 나타낸 것이다. 각 그래프가 상승한 시점에서 각 항목에 관한 동작을 개시하고, 각 그래프가 하강한 시점에서 각 항목에 관한 동작을 정지하는 것을 나타내고 있다. 동일 도면중, SiH4가스 도입의 개시 내지 정지를 나타내는 그래프와 SiH4가스의 쳄버 내로의 도입의 개시 내지 정지를 나타내는 그래프를 비교하면, 후자가 전자보다도 일정 시간만 늦는 것을 알 수 있지만, 이것은, 매스 플로우 제어기로부터 쳄버까지 가스가 배관 속을 이동하는 시간에 기인하여 생기는 것이다.
그런데, 이상을 근거로 하여, 처리 시퀀스를 설명한다.
플라즈마 CVD 산화막을 퇴적하기 위해서, 원료 가스로서는 예컨대 N20+SiH4를 유량비(1600sccm: 90sccm)로 사용한다. RF 파워는 와트수 200∼260W로 한다. 플라즈마 CVD 쳄버 내에, 실리콘 웨이퍼(1)의 표면에 SOG막(2)을 성막한 것을 위치시킨다.
먼저 N20 가스를 쳄버 내에 도입한다. 이 N20 가스를 흘리기 시작하여 5초 경과 후에, RF 파워를 온으로하여 고주파를 발생시킨다. 이어서, RF 파워 인가 개시로부터 지연되어 15초 경과 후에, SiH4가스를 쳄버 내에 도입하기 시작한다. 이어서, SiH4가스를 흘리기 시작하고나서 어느 시간이 경과 후에는 일단 SiH4가스를 정지한다. 가스의 정지가 어느 시간동안 계속되고, 그 후 다시 SiH4가스의 도입을 시작한다. 이 후 가스의 도입 및 정지가 같은 주기로 반복되고, 최후의 가스 도입 및 정지는 RF파워의 정지와 동일한 타이밍으로 행한다. 계속되는 5초후에는 N20 가스의 도입도 정지된다.
그런데, SiH4가스 도입의 개시,정지의 반복 중, SiH4가스가 챔버 내에 흐르고 있는 기간은,
SiH4+2N20－－－→SiO2+2N2+2H2의 반응에 따르며, 성막되는 막은 실리콘 산화막이다.
이러한 공정을 거쳐서 생기는 막을 도 5를 참조하여 설명한다.
도 5에 단면이 도시된 6층 구조인 플라즈마 CVD 절연막의 경우, 플라즈마 산화막을 이루는 각 층의 두께는, 아래로부터 순서대로 65nm, 65nm, 80nm, 80nm, 80nm, 80nm이다. 이들의 플라즈마 산화막은, SiH4가스와 N20가스를 모두 쳄버 내에 도입하고 있는 기간에 형성된 것이다. 한편, 도면 중에서 짙게 표시된 띠의 부분은, SiH4가스 도입이 정지되고, N20 가스만이 도입되었을 때에 피막된 고밀도 실리콘 산화막을 나타낸다. 이들 각 층의 막두께는 각각 100∼150nm이다.
플라즈마 CVD막 전체에서는 450nm의 두께이며, 이 중 후의 등방성 에칭 공정에서, 위에서 4층째의 도중까지, 즉 300nm이 에칭제거된다.
도 9에 있어서, 원료가스 타이밍도(도 6)에 표시된 2종류의 원료가스(N20과 SiH4)를 흘리기 시작하는 타이밍의 격차에 관해서, 도 9를 참조하면서 설명한다. 도 9는 버블 결함(bubble defect)수의 비교 설명도이고, N20 단독에서의 플라즈마 기간을 4종류 변경하여, SOG막(2)과 플라즈마 CVD 산화막(3)과의 계면을 기점으로 한 선형 결함 내지 결함핵에 의해서 생긴 버블형 결함수를 카운트한 것이다. 즉, 도 9의 종축은 버블 결함수를 나타내고, 횡축은 가스가 흐르는 방법을 4 가지로 구한 것이다.
동일 도면에 의하면, 가장 버블 결함수가 많이 검출된 것은 SiH4을 최초 10초간 흘린 경우, 즉 N20 가스의 챔버 내로의 유입이 SiH4가스의 유입에 선행하고 있지 않은 경우이고, N20 가스를 SiH4가스보다 이전에 쳄버 내에 도입하여 N20 가스 단독으로서 플라즈마를 형성하고 있는 시간이 길면 길수록 버블 결함수가 감소하고있는 상태를 알 수 있다. 즉, 본 발명자들의 고찰에 의하면, N20 가스 단독으로 플라즈마가 형성된 기간에, 보다 고밀도의 실리콘 산화막이 형성되고 또한 막 중에 흡수된 수분도 함유하는 불순물이 생긴다. 이 기간이 길어지면, 최소가 도달할때까지 보다 많은 흡수가 생긴다. 이 피막이 보다 두꺼워지거나 막의 밀도가 높아지고, 그것에 의하여 버블 결함을 발생시키는 계기로 되어 있는 선형 결함이 비교적 짧거나 형성되어 있지 않은 것을 도 9의 결과가 뒷받침하고 있다.
이어서, 성막된 플라즈마 CVD 산화막(3) 표면에 포토레지스트(4)를 도포 형성하고, 통상의 사진 석판술법을 이용하여 패터닝하며, 개구 패턴(중앙에 도시)을 설치한다. 다음에, 이 개구 패턴을 통해서, 플라즈마 CVD 산화막(3)에 습식 에칭제를 작용시키고, 도시된 바와 같이 등방성 에칭으로써 완만한 에칭 프로파일(profile)을 설치한다. 습식 에칭제로서는 물:HF:NH4F의 비를 (130:1:7), (94.4:1:8.65), (40:1:0)로 하면 좋다.
그런데, 플라즈마 CVD 산화막(3)이, 6층 구조 중 위의 4층만이 80nm 으로 비교적 두텁게 형성되어 있는 것은, 이 등방성 에칭 공정에서 제거되는 것을 예상하기 때문이다. 즉, 등방성 에칭하고자 하여 이 6층 구조인 플라즈마 CVD 절연막에 대하여 예컨대 습식 에칭제를 작용시키면, 고밀도 실리콘 산화막으로 이루어지는 계면 부분(짙게 도시된 띠의 각 층)의 에칭율는 실리콘 산화막 부분(희게 도시된 각 층)의 에칭율에 비하여 느리기 때문에, 에칭 프로파일이 매우 완만한 형상으로 마무리된다. 따라서, 이러한 접촉홀 개구 부분을 보다 완만하게 경사된 수단으로취하면, 매우 미세화하여 등방성 에칭에 의해서 접촉홀의 개구를 넓히더라도, 여전히 이동 등에 의한 배선층 절단의 문제나 소망의 면적만큼 하부에 접촉하지 않은 것에 의한 배선의 접촉 저항 상승의 문제는 해결할 수 있게 된다. 이것에 관해서는 도 7을 이용하여 설명한다.
도 7은 접촉홀 형상의 비교 단면도이고, 접촉홀 개구를 위한 등방성 에칭을 끝낸 상태에서의 장치 단면을 개략적으로 나타낸 것이다. 상단의 종래 기술에 의한 접촉홀의 형상은 에칭되어야 되는 플라즈마 CVD 절연막(3)의 두께 B에 대하여 깊이 A의 반원형 홀이 형성되는 것에 그친다. 이 경우에는, 접촉홀 내벽면(31)은 특히 플라즈마 CVD 절연막(3)의 표면 부근에서는 수직에 가까운 상태로 잘라 세우기 때문에, 예컨대 스퍼터링법에 의해서 알루미늄계 합금막을 피복하고자 하면, 알루미늄 입자가 물리적으로 벽면에서 되돌려져 난잡하게 성막될 확률은 높아진다. 한편, 아래의 본 발명에 의한 접촉홀의 형상에서 다층화된 플라즈마 CVD 절연막(3)은 실리콘 산화막(32)과 계면층(33)이 서로 성분 내지 조성이 다르도록 설치되고, 그 때문에 실리콘 산화막(32)과 계면층(33)과는 에칭율이 다르다. 보다 구체적으로는, 계면층(33)은 보다 낮은 질소 함유율을 갖는 고밀도의 실리콘 산화막이고, 에칭제로서 예컨대, 물:HF:NH4F=130:1:7 또는 94.4:1:8.65 또는 40:1:0으로 하는 HF 혼합액 등 을 이용하면, 에칭은 실리콘 산화막(32)에 있어서 빠르고, 한쪽의 계면층(33)에 있어서는 현저히 느리게 진행하기 때문에, 접촉홀의 깊이 A와 플라즈마 CVD 절연막(3)의 두께 B는 아무런 변경을 하지않고도, 습식 에칭은 도면 중의△분만큼 측방으로 더 진행하게 되어, 종래보다도 완만한 홀 모양을 얻을 수 있다.
도 2에 있어서, 플라즈마 CVD 산화막(3)의 등방성 에칭이 종료한 후에는 동일한 포토레지스트(4)를 마스크로 한 RIE에 의해서 플라즈마 CVD 산화막(3)과 SOG막(2)을 순차적으로 연속하여 패터닝한다. 이 때, 점선으로 나타낸 부분이 활성화된 RIE가 작용하는 영역이다. RIE에 이용하는 에칭제에는 CHF3과 CF4와의 혼합 가스 등 프레온계의 가스를 이용하고, 예컨대 CHF370sccm, CF460sccm, Ar 417sccm, He 1042sccm, N230sccm으로 이루어지는 가스를 이용한다. RF 파워는 1400W, 압력은 1000mTorr이다.
도 3에 있어서, RIE 후, 접촉홀이 개구하여, 하부의 도전막(10) 표면이 노출한다.
이어서, 도 4에 있어서, 배선층(5)의 형성 공정으로 이동하지만, 그 전에 접촉홀 저면에 노출한 도전막(10) 표면의 자연 산화막을 제거해 둔다. 도 3의 공정을 거친 후, 배선층(5)의 형성은 통상, 다른 스퍼터링 쳄버 등에서 행하지 않으면 않되고, 쳄버 사이를 이동할 때에 웨이퍼가 대기에 접촉하기 때문에, 도전막(10)으로서 알루미늄계 합금을 이용한 경우 등은, 접촉홀 저면에 노출한 도전막(10) 표면에 자연 산화막이 수십 정도 형성되어버린다. 이것을 제거하기 위해서, 웨이퍼 자체를 HF(불화수소산 1% 수용액)의 용액조내에 침전시킨다. 또한, 쳄버 사이의 웨이퍼 반송을 신속히 끝내거나 제어 로보트 등에 의해서 이동하는 웨이퍼 반송 중에도 대기로 방출하는 것이 없으면, 이 자연 산화막 제거 공정은 생략할 수도 있다.
계속해서, 알루미늄계 합금 타겟을 이용한 스퍼터링으로, 알루미늄계 합금층(5)을 전면에 성막한다. 이 때에, 접촉홀(중앙에 도시됨)이 미세한 것이어도, 전번의 등방성 에칭 공정에서 상측으로 개구가 넓어지고 또한 홀 벽면이 매끄럽기 때문에, 스퍼터링의 섀도잉 효과가 완화 내지 해소되며, 홀 내에는 깨끗한 형상으로 매립이 완료한다. 또, 알루미늄계 합금의 종류는, 이동 방지의 필요가 어느 정도인지, 실리콘 웨이퍼 내로의 소위 합금 스파이크(alloy spike)의 정도가 어느 정도인지, 배선 저항으로서는 어느 정도까지를 허용할 수 있는 것인지 등을 감안하여 적당히 결정하면 되지만, 알루미늄－1% 실리콘이나 알루미늄－0.5% 실리콘－0.5% 구리, 알루미늄－0.5% 실리콘－0.5% 티타늄, 알루미늄－티타늄 등이 이용된다. 또한, 알루미늄계 합금을 스퍼터링 형성하기 전에, 이 접촉홀의 내벽을 따라서 얇게 티타늄, 질화 티타늄 등의 고융점 금속(refractory metal) 내지 고융점금속 질화물을 피막해 둘 경우가 있지만, 배선층과 실리콘 웨이퍼와의 계면에 있어서의 합금 스파이크의 문제를 해소하기 위해서는 유효한 방법이다. 이 후, 포토 레지스트 패턴을 사진 석판 공정에서 알루미늄계 합금층(5) 표면에 형성하고, 이 포토 레지스트패턴을 마스크로 이용하여 알루미늄계 합금층(5)을 패터닝한다. 바람직한 영역에만 알루미늄계 합금층(5)을 남겨서 배선 패턴으로 한다. 필요에 따라서, 또 이 알루미늄계 합금층(5)의 상측에 별도의 배선층을 형성하고 싶은 경우에는 먼저 알루미늄계 합금막(5) 표면에 층간 절연막이 되는 재료를 전면 형성하며, 지금까지의 설명과 동일한 방법에 의해서 별도의 배선층을 형성하면 된다. 또한, 하부층을 중간 배선층을 이루는 도전막(10)에 의해서 설명하여 왔지만, 이것은 실리콘 웨이퍼로도 좋다. 즉, 실리콘 웨이퍼 표면에 형성된 불순물 영역 그 자체 위에 형성되는 접촉홀 부분에 본 발명을 적용하는 것에서도 동일한 효과를 얻을 수 있다.
그 외에도, 본 실시 형태에 구애되는 일없이, 재료, 조건 등은 필요에 따라서 변경할 수 있다. 예컨대, 접촉홀 개구시의 등방성 에칭은, 오로지 습식 에칭을 예시하여 설명해 왔지만, 이것을 가스계의 건식 에칭으로 대체하여도 본 발명의 효과는 동일한 작용에 의해서 얻게된다. 또 말하자면, 계면층(33)을 적극 형성하는 것의 효과는, 접촉홀 개구시에 등방성 에칭을 이용할 경우 및 등방성 에칭을 습식 에칭에 의해서 이루어질 경우에 관해서 진술해 왔지만, 접촉홀을 개구하지 않아도, 선형 결함(61)을 연장하기 어렵게 하는 스토퍼층으로서의 역할을 계면층(33)이 담당하기 때문에, 층간 절연막의 절연 특성 열화를 억제할 수 있다.
도 11은, 도 10에 계속되는 공정에 대응한, 본 발명의 제1 실시 형태에 의한 반도체 장치의 개략적인 단면도이다. 동일 도면 중, 도 11이나 다른 도면과 동일한 번호를 붙여서 나타낸 것은 같은 재료를 나타낸다.
상기한 층간 배선 패턴의 상층을 이루는 반사 방지막(108)을 노출시키도록, 접촉홀이 개구된다. 이 때에, 도 1 내지 도 4를 이용하여 설명한대로, 우선 소망의 위치에 개구를 갖는 마스크를 이용하고, 등방성 에칭을 행하여 반원형으로 움푹 파인 부분을 형성한다. 동일한 마스크를 이용하여 이방성 에칭을 행하여 움푹 파인 부분의 저면에서 반사 방지막(108)까지 달하는 개구를 또 형성하여 접촉홀로 한다. 이렇게 해서 생긴 접촉홀 내에서 플라즈마 CVD 산화막(3) 표면까지 얇은 베리어 메탈층(207)을 성막한다. 계속해서, 예컨대 알루미늄계 합금에 의해서 배선층(5)을 스퍼터링 형성하고, 이어서 이 배선층(5)의 표면에 반사 방지막(208)을 전면 성막 한다. 베리어 메탈층(207)/배선층(5)/반사 방지막(208)의 3층 구조를 공지의 이방성 에칭 방법을 이용하여 한번에 패터닝하여 상층 배선 패턴으로 한다.
이상이, 본 발명의 일실시 양태에 관한 설명이지만, 본 발명은 이 실시 양태에 한정되지 않고, 실시 양태의 변경이 가능하다. 예컨대, 상기 일실시 양태에서는 다중층을 플라즈마 화학 기상 성장법에 의해서 성막되는 층으로 하고, 계면층은 그 외의 부분보다도 고밀도의 절연막으로 하였다. 이것은, 아마도 플라즈마가 생성되어 있는 가장 가운데에 돌연 원료가스의 일부의 공급이 끊어지고, 막을 구성하는 일부 원소가 급감함으로써 여분의 결합이 없어지고, 그 때문에 실리콘 산화막으로서 보다 치밀한 결합을 구성하였기 때문이라고 생각된다. 그러나, 본 발명에서 목적으로 하는 상기 막 중에서의 결함 발생의 감소 내지 방지를 위해서, 또는 상기 막 중에 등방성 에칭을 행하여 생기는 프로파일을 개구가 보다 완만하게 되도록 개선하기 위해서라면, 예컨대 막 중에서의 조성을 계면층만 현저히 변화시키는 수단 외에, 막 중에서의 첨가 물질의 농도를 현저히 변화시키는 수단도 취할 수 있다. 보다 구체적으로는 막을 생성하는 도중에, 돌연히 가스를 변화시켜서 막 중의 질소 농도나 그 외의 원소 농도를 현저히 변화시키는 방법도 취할 수 있다. 또한, 상기 일실시 양태에서는, 플라즈마를 생성하기 위해서 공급되는 원료가스를 도중에 완전히 정지하도록 예시하였지만, 완전 정지하지 않아도, 그 공급량을 현저히 감소시킴에 따라서도, 동일한 효과가 얻어진다. 또한, 상기 막은 플라즈마 CVD 절연막으로서 진술하였지만, 플라즈마 내에서 생성되는 것에 한하지 않는다. 막 중의 구성 물질의 일부를 현저히 변화시키는 수단을 취하면, 플라즈마 내에서가 아니어도 일반적인 CVD(화학 기상 성장)막이면 동일한 효과를 얻는다.
본 발명에 의하면, 층간 절연막 내에 결함이 생겼다고 해도, 그 결함의 확대 내지 이동에 의한 층간 절연막 자체의 절연 특성의 악화나 층간 절연막보다도 아래에 배치된 다른 층으로의 악영향을 방지할 수 있게 되어, 층간 절연막이 이용되는 반도체 디바이스의 신뢰성 향상 내지 수율 향상에 기여가 크다.

Claims (14)

  1. 기판 상에 또는 기판보다 위에 형성되고, 계면층에서의 선형 결함의 확대를 방지하기 위해 계면에서 막을 구성하는 물질의 밀도 내지 농도가 다른 부분과 차이가 있는 계면층을 가지고, 2층 이상 겹쳐 성막 형성되는 절연막과,
    상기 기판 표면을 노출시키기위해 상기 절연막의 표면에 등방성 에칭에 의해 형성된 접촉 홀을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 기판상에 또는 기판보다 위에 형성되는 제1 절연막과;
    상기 제1 절연막상에 성막되고, 계면층에서의 선형 결함의 확대를 방지하기 위해 계면에서 막을 구성하는 물질의 밀도 내지 농도가 다른 부분과 차이가 있는 계면층을 구비하는 제2 절연막과;
    상기 기판 표면을 노출시키기위해 상기 절연막의 표면에 등방성 에칭에 의해 형성된 접촉 홀을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제2 절연막이 플라즈마 화학 기상 성장막으로 이루어지고, 상기 계면층은 상당히 다른 밀도를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1 또는 2항에 있어서, 상기 등방성 에칭시킨 접촉홀 내벽면이 상기 기판 방향에 비해 그 측면 방향으로 더 많이 에칭하여 완경사를 이루고 있는 것을 특징으로 하는 반도체 장치.
  5. 제2 또는 3항에 있어서, 상기 제1 절연막은 산화 실리콘막이고, 상기 계면층은 적어도 상기 제1 절연막보다 높은 질소 농도를 함유하여 이루어진 절연층인 것을 특징으로 하는 반도체 장치.
  6. (a) 복수 종류의 원료가스를 일정 유량씩 작용시키면서 실리콘 산화막을 기판 표면에 성막 형성하는 공정과,
    (b) 대기에 개방시키지 않은채로 상기 복수 종류의 원료 가스 중 적어도 1개를 함유하는 입자가 상기 실리콘 산화막의 표면에 잔류하도록, 상기 복수 종류의 원료 가스를 흐르는 것을 정지하는 공정과,
    (c) 대기에 개방시키지 않은채로 충분히 시간이 경과한 후 상기 복수 종류의 원료 가스를 흐르게 하는 것을 재개하고, 상기 실리콘 산화막 표면에 계면층 절연막을 성막 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. (a) 복수 종류의 원료 가스를 일정 유량씩 작용시키면서 실리콘 산화막을 기판 표면에 성막 형성하는 공정과,
    (b) 대기에 개방하지 않은채로 상기 복수 종류의 원료 가스 중 적어도 1개를 흐르도록 하는 것을 정지시키는 공정과,
    (c) 대기에 개방시키지 않은채로 충분히 시간이 경과한 후 상기 복수 종류의 원료 가스의 전부를 흐르도록 하는 것을 재개하여, 상기 실리콘 산화막에 계면층 을 성막 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 복수 종류의 원료 가스는 질소 함유 가스와 실란계 가스로 이루어지고, 상기 가스의 정지 공정에서 상기 실란계 가스를 정지시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서, 상기 복수 종류의 원료 가스는 N20 가스와 SiH4가스로 이루어지고, 상기 가스의 정지 공정에서 상기 SiH4가스를 정지시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. (a) 기판 표면에 실리콘 산화막을 형성하는 공정과,
    (b) 상기 실리콘 산화막 표면에 질소를 작용시키고 상기 실리콘 산화막의 표면 부근에 고농도 질화물로 이루어지는 계면층을 형성하는 공정과,
    (c) 상기 계면층 표면에 새롭게 실리콘 산화막을 성막 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항, 제7항 및 제10항 중 어느 한 항에 있어서, 상기 (a), (b) 및 (c)의각 공정을 순차적으로 복수회 반복하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 공정 후에 상기 계면층의 에칭율이 상기 실리콘 산화막의 에칭율보다 작게 이루어진 조건에서 상기 계면층 및 상기 실리콘 산화막에 등방성 에칭을 행하고, 접촉홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제6항에 있어서, 상기 공정 후에 기판을 가열하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 (a), (b) 및 (c)의 각 공정이 플라즈마 생성 조건하에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법
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