KR20040038149A - 결함 감소 방법 - Google Patents

Abstract

본 발명은 디램 소자의 게이트 구조 또는 비트라인 구조 형성 공정에서 발생되는 결함(defect)을 감소시킬 수 있는 방법에 관해 개시한 것으로서, 미세 결함을 포함한 반도체 기판을 제공하는 단계와, 기판 상에 도전막 및 하드마스크막을 차례로 형성하는 단계와, 하드마스크막 전면에 평탄화막을 형성시켜 결함 성장을 방지하는 단계와, SOG코팅막을 열처리하는 단계와, 결과물을 선택 식각하여 소정의 패턴을 형성하는 단계를 포함한다.

따라서, 본 발명은 최초 미세 결함을 포함한 게이트 구조 상부에 표면을 평탄화게 덮는 HSQ코팅막을 형성함으로써, 게이트 구조 형성 공정 이전에 필연적으로 존재하는 미세 결함에서 기인하는 볼록 이성 결함 형성을 감소시킬 수 있다.

Description

결함 감소 방법{method for decreasing defect}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 디램 소자의 게이트 구조 또는 비트라인 구조 형성 공정에서 발생되는 결함(defect)을 감소시킬 수 있는 방법에 관한 것이다.

도 1 내지 도 4는 종래 기술에 따른 문제점을 설명하기 위한 단면도 및 평면도로서, 도 1a 내지 도 1b는 종래 기술에 따른 게이트 구조를 보인 공정단면도이다. 또한, 도 2 내지 도 3은 종래 기술에 따른 게이트 구조의 반사방지막의 평면도이다.

한편, 도 4는 종래 기술에 따른 게이트 구조의 반사방지막의 평면도이다.

최근 디램 소자에서 사용되는 대부분의 게이트 구조는, 도 1에 도시된 바와같이, 기판(1) 위에 텅스텐(W) 또는 텅스텐 실리사이드막(WSiX)(4), 하드 마스크막(5) 및 반사방지막(6)이 차례로 적층된 구조를 가진다. 상기 하드 마스크(5)의 재질로는 실리콘 질화막을 주로 이용하며, 반사방지막(6)으로는 산화질화막을 이용한다.

상기 텅스텐 또는 텅스텐 실리사이드막(4)를 증착하기 이전에 이미 미세한 결함(3)이 존재하는 경우, 상기 미세 결함(3)을 포함한 기판 상에 텅스텐 또는 텅스텐 실리사이드막(4), 하드 마스크막(5) 및 반사방지막을 형성하기 위해 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함) 공정 및 열처리 공정을 진행하는 데 있어서, 가스 반응 및 미세 소오스 등에 의하여 미세 결함들이 형성되거나 기존의 미세 결함이 증폭됨으로서 볼록 이성의 커다란 결함(도 2참조)이 유발된다. 상기 결함은 기존의 미세 결함이 존재하는 부분에서 더욱 빨리 성장하는 성질을 가짐에 따라, 최초에 존재하던 미세한 결함은 마지막 반사방지막 공정 후에는 커다란 블록 이성의 결함으로 증폭되므로 반사방지막의 역할을 제대로 수행하지 못한다.

이러한 결함은 선폭이 미세화되고 고집적화됨에 따라 비교적 큰 불록 이성의 결함으로 성장하게 된다.

도 1b에 도시된 바와 같이, 이 후 상기 막들을 선택적으로 노광 및 식각 공정을 거쳐 게이트 구조(G1)를 완성할 경우, 상기 볼록 이성의 결함은, 도 3에 도시된 바와 같이, 게이트 구조를 완성한 이 후에 발견되었다.

이러한 볼록 이성의 결함은, 상술한 게이트 구조 뿐만 아니라, 비트라인 구조에서도 적용되며, 도 4에 도시된 바와 같이, 비트 라인 식각 후 발견되었다.

따라서, 종래의 기술에서는 CVD 공정 및 열처리 공정 시 발생되는 미세 결함 또는 이러한 미세 결함이 증폭된 볼록 이성 결함에 의해 게이트 또는 비트라인 구조의 패턴 불량이 유발되며, 이로 인해 소자 불량 및 수율이 저하되는 문제점이 있었다.

이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 게이트 구조 또는 비트라인 구조를 형성하기 위한 CVD 공정 및 열처리 공정 시에 발생되는 미세 결함 또는 볼록 이성의 결함을 감소시킬 수 있는 결함 감소 방법을 제공함에 그 목적이 있다.

도 1a 내지 도 4는 종래 기술에 따른 문제점을 설명하기 위한 단면도 및 평면도.

도 5a 내지 도 5b는 본 발명에 따른 결함을 감소시키는 방법을 설명하기 위한 공정단면도.

상기 목적을 달성하기 위한 본 발명에 따른 결함 감소 방법은, 미세 결함을 포함한 반도체 기판을 제공하는 단계와, 기판 상에 도전막 및 하드마스크막을 차례로 형성하는 단계와, 하드마스크막 전면에 평탄화막을 형성시켜 결함 성장을 방지하는 단계와, SOG코팅막을 열처리하는 단계와, 결과물을 선택 식각하여 소정의 패턴을 형성하는 단계를 포함한 것을 특징으로 한다.

상기 패턴은 게이트 및 비트 라인 중 어느 하나이고, 상기 도전막은 500∼2000Å 두께로 형성하는 것이 바람직하다.

상기 하드 마스크막 및 상기 반사방지막은 PECVD 공정에 의해 형성하며, 각각 1000∼3000Å 및 300∼2000Å두께로 형성하는 것이 바람직하다.

상기 평탄화막은 1000∼5000Å 두께의 HSQ코팅막을 사용하며, SOG방법에 의해 형성하는 것이 바람직하다.

상기 열처리는 600∼1000℃ 온도에서 급속 열처리 공정 및 300∼700℃ 온도에서 큐어링 공정 중 어느 하나를 이용하여 진행하는 것이 바람직하다.

상기 패턴을 형성한 후에, 상기 HSQ코팅막을 제거하는 단계를 추가하는 것이 바람직하다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 5a 내지 도 5b는 본 발명에 따른 결함을 감소시키는 방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 결함 감소 방법은, 도 5a에 도시된 바와 같이, 먼저 미세 결함(12)을 포함한 기판(10) 위에 텅스텐(W) 또는 텅스텐 실리사이드막(WSiX)(13), 하드 마스크막(14) 및 HSQ(Hydrogen Silsesquioxane)코팅막(15)을 차례로 형성한다. 이때, 상기 텅스텐(W) 또는 텅스텐 실리사이드막(WSiX)(13)은 화학기상증착 공정에 의해 500∼2000Å두께로 형성한다. 또한, 상기 하드 마스크막(14) 및 HSQ 코팅막(15)은 플라즈마 화학기상증착 Plasma Enhanced Chemical Vapor Deposition)공정에 의해 각각 1000∼3000Å 및 300∼2000Å두께로 형성한다. 상기 하드 마스크막(24) 재질로는 실리콘 질화막을 이용한다.

한편, 도면부호 11은 최초 미세 결함으로서, 텅스텐(W) 또는 텅스텐 실리사이드막(WSiX)(13)을 형성하기 이전에 형성된 것이다.

상기 HSQ코팅막(15)은 액체 속에 물질이 콜로이드 모양으로 흩어져 있는솔(sol) 상태로서, [-Si-O-]n 고체화합물을 각종 솔벤트(solvent)에 용해시킨 용액을 SOG(Spin On Glass) 방법으로 1000∼5000Å 두께로 증착시킨다. 상기 HSQ코팅막(15)은 대상물(여기서는, 하드마스크막을 포함한 게이트 구조)을 덮되, 표면을 평탄하게 덮는 성질을 가진다.

이어, 상기 HSQ코팅막(15)를 600℃ 이상의 온도에서 급속 열처리 공정(Rapid Thermal Process:RTP)을 진행하거나, 300℃ 이상의 온도에서 SOG 큐어링(curing)을 실시하여 치밀화한다. 이때, 상기 HSQ코팅막(15)는 상기 열처리 공정을 통해 유기물을 분해 및 탈착시킨다.

그런 다음, 상기 HSQ코팅막(15) 위에 산화질화막을 이용하여 반사방지막(16)을 형성한다. 이때, 상기 표면이 평탄화된 HSQ코팅막(15)으로 인해 반사방지막(16) 표면 또한 평탄한 형상을 가지며, 이는 후속 노광 공정을 위한 반사방지막으로서의 낮은 반사율 조건을 일정하게 효율적으로 이용할 수 있게 하여 패턴 불량에 의한 손상을 막아준다. 또한, 이후의 식각 공정에서도 식각하고자 하는 깊이를 안정되게 유지할 수 있도록 하여 식각후 잔류 물질에 의한 특성 열화를 막을 수 있다.

그런 다음, 도 5b에 도시된 바와 같이, 상기 HSQ막, 하드 마스크막 및 텅스텐(W) 또는 텅스텐 실리사이드막(WSiX)을 선택 식각하여 게이트 구조(G2)를 완성한다. 이때, 도면에 도시되지 않았지만, 상기 반사방지막은 이 후의 식각 및 세정 공정에서 대부분 제거되며, 하드마스크막 위의 HSQ코팅막 또한 필요에 따라 제거할 수도 있다.

따라서, 본 발명에서는 최초 미세 결함을 포함한 게이트 구조 상부에 표면을평탄화게 덮는 HSQ코팅막을 형성함으로써, 게이트 구조 형성 공정 이전에 필연적으로 존재하는 미세 결함에서 기인하는 볼록 이성 결함이 형성되지 않을 뿐만 아니라, 게이트 패턴 불량을 막아준다.

상기 본 발명에서는 게이트 구조를 예로 하여 설명하였지만 비트라인 구조에도 적용할 수 있다.

이상에서와 같이, 본 발명은 최초 미세 결함을 포함한 게이트 구조 상부에 표면을 평탄화게 덮는 HSQ코팅막을 형성함으로써, 게이트 구조 형성 공정 이전에 필연적으로 존재하는 미세 결함에서 기인하는 볼록 이성 결함 형성을 감소시킬 수 있다. 따라서, 게이트 패턴 불량 및 잔류 물질에 의한 소자 특성의 열화를 감소하고 수율을 향상시키는 이점이 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (10)

1. 미세 결함을 포함한 반도체 기판을 제공하는 단계와,

   상기 기판 상에 도전막 및 하드마스크막을 차례로 형성하는 단계와,

   상기 하드마스크막 전면에 평탄화막을 형성시켜 상기 결함 성장을 방지하는 단계와,

   상기 SOG코팅막을 열처리하는 단계와,

   상기 결과물을 선택 식각하여 소정의 패턴을 형성하는 단계를 포함한 것을 특징으로 하는 결함 감소 방법.
2. 제 1항에 있어서, 상기 패턴은 게이트 및 비트 라인 중 어느 하나인 것을 특징으로 하는 결함 감소 방법.
3. 제 1항에 있어서, 상기 도전막은 500∼2000Å 두께로 형성하는 것을 특징으로 하는 결함 감소 방법.
4. 제 1항에 있어서, 상기 하드 마스크막 및 상기 반사방지막은 PECVD 공정에 의해 형성하는 것을 특징으로 하는 결함 감소 방법.
5. 제 1항에 있어서, 상기 하드 마스크막은 1000∼3000Å 두께로 형성하고, 상기 반사방지막은 300∼2000Å두께로 형성하는 것을 특징으로 하는 결함 감소 방법.
6. 제 1항에 있어서, 상기 평탄화막은 HSQ코팅막을 사용하는 것을 특징으로 하는 결함 감소 방법.
7. 제 6항에 있어서, 상기 HSQ막은 SOG방법에 의해 형성하는 것을 특징으로 하는 결함 감소 방법.
8. 제 6항에 있어서, 상기 HSQ코팅막은 1000∼5000Å 두께로 형성하는 것을 특징으로 하는 결함 감소 방법.
9. 제 1항에 있어서, 상기 열처리는 600∼1000℃ 온도에서 급속 열처리 공정 및 300∼700℃ 온도에서 큐어링 공정 중 어느 하나를 이용하여 진행하는 것을 특징으로 하는 결함 감소 방법.
10. 제 1항에 있어서, 상기 패턴을 형성한 후에, 상기 HSQ코팅막을 제거하는 단계를 추가하는 것을 특징으로 하는 결함 감소 방법.