KR20050069074A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, SOI 기판 상에 게이트 산화막, 다결정 실리콘층, 질화막을 순차적으로 형성한 후 사진식각공정을 이용하여 상기 질화막을 상기 SOI 기판의 액티브 영역의 다결정 실리콘층 상에만 잔존시키고 상기 질화막의 나머지 부분을 제거시킨다. 이어서, 상기 질화막을 식각 마스크층으로 이용하여 상기 질화막 외측의 다결정 실리콘층, 게이트 산화막 및 상기 SOI 기판의 실리콘 에피층을 제거시킴으로써 상기 SOI 기판의 필드 영역에 트렌치를 형성한다. 그 다음에, 상기 트렌치의 형성 과정에서 발생한 상기 실리콘 에피층의 요철(striation)과 파셋(facet)을 수소 또는 중수소 분위기에서 열처리공정에 의해 제거시킨다. 이어서, 상기 트렌치에 소자 분리막을 형성한다.
따라서, 본 발명은 상기 SOI 기판의 액티브 영역에 형성되는 핀펫(FinFET) 소자를 위한 트랜지스터의 접합 누설전류를 저감시키고 나아가 상기 트랜지스터의 특성을 향상시킬 수가 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 핀펫(FinFET) 소자를 위한 에스오아이(SOI: silicon on insulator) 기판의 필드 영역에 소자 분리막을 형성하면서도 상기 SOI 기판의 실리콘 에피층의 요철(striation)과 파셋(facet)을 제거시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
최근에 들어, 나노(nano) 씨모스(CMOS) 소자 기술은 씨피유(CPU: central processing unit)와 같은 메모리 기술에 적용됨으로써 엄청난 부가가치를 창출할 수 있으므로 전세계적으로 이에 대한 연구가 활발하게 진행되고 있다. 이러한 나노 씨모스 소자 기술에 의해 제조된 소자 중의 하나가 핀펫(FinFET)이다.
종래의 핀펫 제조 방법은 LFIN(elevated field insulator) 공정을 이용하여 에스오아이(SOI: silicon on insulator) 기판의 필드 영역에 소자 분리막을 형성함으로써 상기 SOI 기판의 액티브 영역을 정의한다.
즉, 실리콘 기판과 매몰 산화막(buried oxide) 및 실리콘 에피층으로 구성된 SOI 기판을 준비하고, 상기 SOI 기판 상에 게이트 산화막, 다결정 실리콘층, 패드 질화막을 순차적으로 형성한 후 사진식각공정을 이용하여 상기 SOI 기판의 필드 영역 상의 질화막을 제거시킴으로써 상기 SOI 기판의 액티브 영역 상에 질화막의 패턴을 형성한다. 이어서, 상기 질화막의 패턴을 하드 마스크층으로 이용하여 상기 질화막 외측의 다결정 실리콘층과 게이트 산화막 및 실리콘 에피층을 식각시킴으로써 트렌치를 형성한다. 그 다음에, 상기 트렌치에 산화막과 같은 절연막을 갭 필링(gap filling)시킨 후 상기 절연막을 화학적 기계적 연마(chemical mechanical polishing) 공정에 의해 평탄화시킨다. 따라서, 상기 SOI 기판의 필드 영역에 소자 분리막이 형성되므로 상기 SOI 기판의 액티브 영역이 정의될 수 있다.
그런데, 종래에는 상기 다결정 실리콘층 상에 상기 질화막을 적층하므로 상기 질화막의 패턴을 사진식각공정에 의해 형성하고 나면, 상기 질화막의 패턴의 측면은 평탄한 수직면을 이루지 못하고 요철(striation)을 유발시킨다. 이는 상기 질화막의 패턴에 해당하는 감광막의 패턴을 형성하기 위한 노광 단계에서 상기 다결정 실리콘층에서 난반사가 발생하기 때문이다.
이러한 상태에서 상기 질화막의 패턴을 식각 마스크층으로 이용하여 상기 다결정 실리콘층과 게이트 산화막 및 실리콘 에피층을 건식 식각공정, 예를 들어 반응성 이온 식각(reactive ion etching) 공정에 의해 식각시키면, 상기 실리콘 에피층에 요철(striation)이 발생할 뿐만 아니라 결함, 예를 들어 파셋(facet)이 발생한다. 상기 파셋은 상기 SOI 기판의 액티브 영역에 형성될 접합(junction)의 누설 전류를 증가시키고 나아가 핀펫(FinFET) 소자를 위한 트랜지스터의 특성을 저하시킨다.
따라서, 본 발명의 목적은 SOI 기판의 실리콘 에피층에 파셋과 요철을 유발시키지 않으면서도 SOI 기판의 필드 영역에 핀펫(FinFET) 소자를 위한 소자 분리막을 형성하는데 있다.
본 발명의 다른 목적은 접합의 누설전류를 저감시킴으로써 핀펫(FinFET) 소자를 위한 트랜지스터의 특성 저하를 방지하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
핀펫(FinFET) 소자의 형성을 위한 SOI 기판 상에 게이트 산화막, 다결정 실리콘층, 질화막을 순차적으로 형성하는 단계; 상기 SOI 기판의 필드 영역의 실리콘 에피층과 그 위의 게이트 산화막과 질화막을 제거시킴으로써 트렌치를 형성하는 단계; 상기 실리콘 에피층을 열처리공정에 의해 처리함으로써 상기 실리콘 에피층의 요철(striation)과 파셋(facet)을 제거시키는 단계; 및 상기 트렌치 내에 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 열처리공정을 수소 가스 분위기와 중수소 가스 분위기 중 어느 하나에서 진행할 수 있다.
바람직하게는, 상기 열처리공정을 850~1150℃의 온도에서 진행할 수 있다.
따라서, 본 발명은 상기 소자 분리막을 형성하면서도 상기 실리콘 에피층의 요철과 파셋을 제거시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 1a를 참조하면, 먼저, SOI 기판(10)을 준비한다. 상기 SOI 기판(10)은 하층의 단결정 실리콘층(11)과 중간 절연층인 산화막(13)과 상층의 실리콘 에피층(15)을 갖는다.
이어서, 예를 들어 열산화공정을 이용하여 상기 SOI 기판(10) 상에 게이트 절연막, 예를 들어 게이트 산화막(20)을 10~30Å의 두께로 성장시킨다.
그 다음에, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 게이트 산화막(20) 상에 게이트 전극을 위한 도전층, 예를 들어 다결정 실리콘층(30)을 1500~2500Å의 두께로 적층시킨다.
이후, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 다결정 실리콘층(30) 상에 하드 마스크층으로서의 절연막, 예를 들어 질화막(40)을 1500~2500Å의 두께로 적층시킨다.
도 1b를 참조하면, 그런 다음, 상기 SOI 기판(10)의 필드 영역 상의 질화막(40)을 노출시킴과 아울러 상기 SOI 기판(10)의 필드 영역 상의 질화막(40)을 마스킹하기 위한 식각 마스크층, 예를 들어 감광막(50)의 패턴을 상기 질화막(40) 상에 형성한다.
이어서, 상기 감광막(50)의 패턴을 식각 마스크층으로 이용하여 상기 질화막(40)을 건식 식각공정, 예를 들어 반응성 이온 식각 공정에 의해 제거시킨다. 따라서, 상기 SOI 기판(10)의 액티브 영역 상에 상기 질화막(40)의 패턴이 형성되고, 상기 SOI 기판(10)의 필드 영역 상의 다결정 실리콘층(30)이 노출된다. 이때, 도면에 도시하지 않았지만, 상기 질화막(40)의 패턴의 측면에는 요철(striation)이 발생한다.
도 1c를 참조하면, 그런 다음, 도 1b의 감광막(50)의 패턴을 제거한다. 이후, 상기 질화막(40)의 패턴을 식각 마스크층으로 이용하여 상기 다결정 실리콘층(30)과 게이트 산화막(20) 및 실리콘 에피층(15)을 건식 식각 공정, 예를 들어 반응성 이온 식각 공정에 의해 순차적으로 제거시킴으로써 트렌치(60)를 형성시킨다.
이때, 상기 질화막(40)의 패턴의 요철은 상기 트렌치(60) 내에 노출된, 실리콘 에피층(15)의 측면에 요철(striation)(미도시)을 유발시킬 뿐만 아니라 결함, 예를 들어 파셋(facet)(미도시)을 유발시킨다. 상기 파셋은 상기 SOI 기판의 액티브 영역에 형성될 접합(junction)의 누설 전류를 증가시키고 나아가 핀펫(FinFET) 소자를 위한 트랜지스터의 특성을 저하시킬 수가 있으므로 상기 파셋을 제거시키기 위한 과정이 요구된다.
도 1d를 참조하면, 이어서, 상기 SOI 기판(10)을 예를 들어 열처리 공정에 의해 처리함으로써 상기 실리콘 에피층(15)의 요철과 파셋을 제거시킨다.
여기서, 상기 열처리공정을 수소(H2)의 가스 분위기 또는 중수소(D2)의 가스 분위기에서 30~60분의 시간 동안에 진행한다. 더욱이, 상기 열처리공정을 850~1150℃의 온도에서 진행하는 것이 바람직한데, 이는 상기 열처리 온도가 850℃보다 낮으면 상기 파셋이 제거되지 않고, 상기 열처리 온도가 1150℃보다 높으면 상기 SOI 기판(10)의 실리콘 에피층(15)이 재결정화되기 때문이다.
그런 다음, 예를 들어 고밀도 플라즈마 화학 기상 증착 공정(high density plasma chemical vapor deposition: HDP CVD) 또는 TEOS 화학 기상 증착 공정 등을 이용하여 상기 트렌치(60)를 갭 필링(gap filling)하도록 상기 트렌치(60)의 내부와 함께 상기 질화막(40) 상에 예를 들어 산화막을 적층시킨다.
이어서, 평탄화 공정, 예를 들어 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정 등을 이용하여 상기 산화막을 평탄화시킴으로써 상기 산화막으로 이루어진 소자 분리막(70)을 상기 트렌치(60)에 형성함과 아울러 상기 트렌치(60) 외측의 질화막(40)을 노출시킨다. 따라서, 상기 SOI 기판(10)의 액티브 영역이 상기 SOI 기판(10)의 필드 영역의 소자 분리막(70)에 의해 정의된다.
따라서, 본 발명은 상기 실리콘 에피층(15)에 발생되었던 요철과 파셋을 상기 열처리공정에 의해 제거시키므로 상기 SOI 기판(10)의 액티브 영역에 핀펫(FinFET) 소자를 위한 트랜지스터를 형성하더라도 접합 누설전류를 저감시키고 나아가 상기 트랜지스터의 특성 저하를 방지할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 SOI 기판 상에 게이트 산화막, 게이트 전극을 위한 다결정 실리콘층, 질화막을 순차적으로 형성한 후 사진식각공정을 이용하여 상기 질화막을 상기 SOI 기판의 액티브 영역의 다결정 실리콘층 상에만 잔존시키고 상기 질화막의 나머지 부분을 제거시킨다. 이어서, 상기 잔존한 질화막의 패턴을 식각 마스크층으로 이용하여 상기 질화막의 패턴 외측의 다결정 실리콘층, 게이트 산화막 및 상기 SOI 기판의 실리콘 에피층을 제거시킴으로써 상기 SOI 기판의 필드 영역에 트렌치를 형성한다. 그 다음에, 상기 트렌치의 형성 과정에서 발생한 상기 실리콘 에피층의 요철(striation)과 파셋(facet)을 수소 또는 중수소 분위기에서 열처리공정에 의해 제거시킨다. 마지막으로, 상기 트렌치에 소자 분리막을 형성함으로써 상기 SOI 기판의 액티브 영역을 정의한다.
따라서, 본 발명은 상기 실리콘 에피층의 요철과 파셋을 제거시킴으로써 상기 SOI 기판의 액티브 영역에 형성되는 핀펫(FinFET) 소자를 위한 트랜지스터의 접합 누설전류를 저감시키고 나아가 상기 트랜지스터의 특성을 향상시킬 수가 있다. 그 결과, 상기 핀펫 소자의 신뢰성을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1a 내지 도 1d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
Claims (3)
- 핀펫(FinFET) 소자의 형성을 위한 SOI 기판 상에 게이트 산화막, 다결정 실리콘층, 질화막을 순차적으로 형성하는 단계;상기 SOI 기판의 필드 영역의 실리콘 에피층과 그 위의 게이트 산화막과 질화막을 제거시킴으로써 트렌치를 형성하는 단계;상기 실리콘 에피층을 열처리공정에 의해 처리함으로써 상기 실리콘 에피층의 요철(striation)과 파셋(facet)을 제거시키는 단계; 및상기 트렌치 내에 소자 분리막을 형성하는 단계를 포함하는 반도체의 제조 방법.
- 제 1 항에 있어서, 상기 열처리공정을 수소 가스 분위기와 중수소 가스 분위기 중 어느 하나에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 열처리공정을 850~1150℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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