JP3414590B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3414590B2 JP3414590B2 JP15939796A JP15939796A JP3414590B2 JP 3414590 B2 JP3414590 B2 JP 3414590B2 JP 15939796 A JP15939796 A JP 15939796A JP 15939796 A JP15939796 A JP 15939796A JP 3414590 B2 JP3414590 B2 JP 3414590B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチを利用した半導体装置の製造方
法に関する。
法に関し、特にトレンチを利用した半導体装置の製造方
法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化を目的とし
て、半導体基板にトレンチを形成することにより、素子
密度を向上させる技術が実用化されてきた。例えばトレ
ンチキャパシタ技術やトレンチ素子分離技術、ＵＭＯＳ
ＦＥＴ技術などがその代表例である。
て、半導体基板にトレンチを形成することにより、素子
密度を向上させる技術が実用化されてきた。例えばトレ
ンチキャパシタ技術やトレンチ素子分離技術、ＵＭＯＳ
ＦＥＴ技術などがその代表例である。
【０００３】このようなトレンチを利用した素子を形成
する場合、半導体基板を選択的にエッチングすることに
より溝が形成されるが、その後の酸化、拡散工程などで
凹凸コーナー部分に応力集中が起こり、半導体基板に転
位などの結晶欠陥が発生するという問題があった。これ
を回避する技術として、半導体基板の異方性エッチング
後（通常Reactive Ion Etchingで行う）にトレンチ内部
をウエットエッチングする工程、もしくは等方性ドライ
エッチングと酸化工程とを組み合わせる工程を用いて異
方性エッチングで生じたダメージを除去するとともにコ
ーナー部をある程度丸めることにより、その後の酸化、
拡散工程などにおけるトレンチコーナー部への応力集中
を低減させていた。
する場合、半導体基板を選択的にエッチングすることに
より溝が形成されるが、その後の酸化、拡散工程などで
凹凸コーナー部分に応力集中が起こり、半導体基板に転
位などの結晶欠陥が発生するという問題があった。これ
を回避する技術として、半導体基板の異方性エッチング
後（通常Reactive Ion Etchingで行う）にトレンチ内部
をウエットエッチングする工程、もしくは等方性ドライ
エッチングと酸化工程とを組み合わせる工程を用いて異
方性エッチングで生じたダメージを除去するとともにコ
ーナー部をある程度丸めることにより、その後の酸化、
拡散工程などにおけるトレンチコーナー部への応力集中
を低減させていた。
【０００４】
【発明が解決しようとする課題】しかしながら、この技
術を用いた場合、エッチングと酸化を行うことにより、
トレンチパターンが少なくとも片側で０．１μｍ〜０．
２μｍあるいはそれ以上広がるため、高集積化に対する
限界がある。また、コーナー丸めを行うために工程数が
増え、コストが大きくなるという問題もある。
術を用いた場合、エッチングと酸化を行うことにより、
トレンチパターンが少なくとも片側で０．１μｍ〜０．
２μｍあるいはそれ以上広がるため、高集積化に対する
限界がある。また、コーナー丸めを行うために工程数が
増え、コストが大きくなるという問題もある。
【０００５】本発明は上記問題点に鑑み、簡単な方法で
コストがかさむことのなく、かつトレンチコーナー部へ
の応力集中を低減することが可能な半導体装置の製造方
法を提供することを目的とする。
コストがかさむことのなく、かつトレンチコーナー部へ
の応力集中を低減することが可能な半導体装置の製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置の製造方法では、半導体基板
に溝を形成する工程と、その後、前記半導体基板を８０
０℃以上の水素雰囲気中でアニールすることで前記溝の
開口部及び底部の角を丸める工程とを具備することを特
徴とする。
めに、本発明の半導体装置の製造方法では、半導体基板
に溝を形成する工程と、その後、前記半導体基板を８０
０℃以上の水素雰囲気中でアニールすることで前記溝の
開口部及び底部の角を丸める工程とを具備することを特
徴とする。
【０００７】本発明は、半導体基板に形成された溝の角
部が、上記雰囲気中でアニールすることにより丸まると
いう新規な物理現象を利用して行われるものである。こ
の現象は温度が高いほど、圧力が低いほど、また不純物
ガスが少ないほど顕著である。よって、これらの条件を
最適化することにより任意の曲率半径を持つ丸め形状を
得ることが可能である。
部が、上記雰囲気中でアニールすることにより丸まると
いう新規な物理現象を利用して行われるものである。こ
の現象は温度が高いほど、圧力が低いほど、また不純物
ガスが少ないほど顕著である。よって、これらの条件を
最適化することにより任意の曲率半径を持つ丸め形状を
得ることが可能である。
【０００８】
【発明の実施の形態】以下に、本発明の第１の実施例で
ある半導体装置の製造方法を図１ないし図５を用いて説
明する。まず、図１に示すように半導体基板４上を１０
００℃程度の雰囲気で約１５分間熱酸化することで、熱
酸化膜３を３０ｎｍ形成する。次にシラン（ＳｉＨ4 ）
雰囲気中で約６５０℃、約３分間処理することで、この
熱酸化膜３上に膜厚１００ｎｍのアンドープPoly Ｓｉ
膜２を堆積させる。この後、６５０〜７５０℃の減圧雰
囲気（４０Ｐａ程度）下でＴＥＯＳ（Tetraethoxysilan
e ）を４０分間熱分解することでＣＶＤＳｉＯ2 膜１を
膜厚８００ｎｍで形成する。
ある半導体装置の製造方法を図１ないし図５を用いて説
明する。まず、図１に示すように半導体基板４上を１０
００℃程度の雰囲気で約１５分間熱酸化することで、熱
酸化膜３を３０ｎｍ形成する。次にシラン（ＳｉＨ4 ）
雰囲気中で約６５０℃、約３分間処理することで、この
熱酸化膜３上に膜厚１００ｎｍのアンドープPoly Ｓｉ
膜２を堆積させる。この後、６５０〜７５０℃の減圧雰
囲気（４０Ｐａ程度）下でＴＥＯＳ（Tetraethoxysilan
e ）を４０分間熱分解することでＣＶＤＳｉＯ2 膜１を
膜厚８００ｎｍで形成する。
【０００９】次に図２に示すように、フォトリソグラフ
ィ工程により、ポジレジストよりなるレジストパターン
５をｇ線ステッパにより形成する。この後このレジスト
パターン５をマスクとしてＣＶＤＳｉＯ2 膜６を、ＳＦ
6 、ＣＨＦ3 、Ｈｅの混合ガスをエッチングガスとし
（流量をそれぞれ７ｓｃｃｍ、４０ｓｃｃｍ、６０ｓｃ
ｃｍとする）、パワー６００Ｗ、チャンバ内圧力１８６
Ｐａの条件で５分程度エッチングする。
ィ工程により、ポジレジストよりなるレジストパターン
５をｇ線ステッパにより形成する。この後このレジスト
パターン５をマスクとしてＣＶＤＳｉＯ2 膜６を、ＳＦ
6 、ＣＨＦ3 、Ｈｅの混合ガスをエッチングガスとし
（流量をそれぞれ７ｓｃｃｍ、４０ｓｃｃｍ、６０ｓｃ
ｃｍとする）、パワー６００Ｗ、チャンバ内圧力１８６
Ｐａの条件で５分程度エッチングする。
【００１０】この後、図３に示すように、アッシャーに
よりレジストパターン５を灰化し、除去する。レジスト
パターン５除去後、前の工程でエッチングによりパター
ン化されたＣＶＤＳｉＯ2 膜１０をマスクとして、Poly
Ｓｉ膜１１、熱酸化膜１２及び半導体基板１３をＲＩ
Ｅ（Reactive Ion Etching）などにより異方性エッチン
グし、溝を形成する。このときのエッチング条件は、エ
ッチングガスとしてＳＦ6 、ＳｉＣｌ4 、Ｎ2 、Ａｒの
混合ガスを用いる。ガス流量はそれぞれ５ｓｃｃｍ、１
６ｓｃｃｍ、５ｓｃｃｍ、２０ｓｃｃｍである。また、
ＲＦパワーは８００Ｗ、チャンバ内圧力は２Ｐａであ
る。
よりレジストパターン５を灰化し、除去する。レジスト
パターン５除去後、前の工程でエッチングによりパター
ン化されたＣＶＤＳｉＯ2 膜１０をマスクとして、Poly
Ｓｉ膜１１、熱酸化膜１２及び半導体基板１３をＲＩ
Ｅ（Reactive Ion Etching）などにより異方性エッチン
グし、溝を形成する。このときのエッチング条件は、エ
ッチングガスとしてＳＦ6 、ＳｉＣｌ4 、Ｎ2 、Ａｒの
混合ガスを用いる。ガス流量はそれぞれ５ｓｃｃｍ、１
６ｓｃｃｍ、５ｓｃｃｍ、２０ｓｃｃｍである。また、
ＲＦパワーは８００Ｗ、チャンバ内圧力は２Ｐａであ
る。
【００１１】溝形成後、図４に示すように室温に保持し
たＮＨ4 Ｆ−ＨＦ溶液などのウエットエッチング液中に
半導体基板１７を１５秒程度浸積させることでＣＶＤ
ＳｉＯ2膜１４および熱酸化膜１６を２０ｎｍ程度後退
させる。その後、半導体基板１を拡散炉中に移動し、炉
内をＨ2 雰囲気とした状態で９５０℃、１０Ｔｏｒｒ、
６０ｓｅｃ程度の熱処理を行う。これにより、溝の上部
および下部コーナ部が丸まる。このときの角部丸めの条
件はガス雰囲気について、Ｏ2 やＨ2 Ｏなどの酸化性ガ
スの分圧が小さいほど、具体的にはこれらの酸化性ガス
成分が１０ｐｐｂ以下にするのが望ましい。また、熱処
理温度が高いほど、熱処理時間が長いほど、及び熱処理
雰囲気の圧力が低いほど、角部の丸まり効果が大きくな
ることがわかっている。この角部の丸めを行わなかった
場合、その後の熱処理工程で溝全面に酸化膜を形成する
場合、この角部に対応するシリコンに応力が集中し、転
位などの結晶欠陥がシリコン中に発生し、ジャンクショ
ンリークなどの不良が発生する。
たＮＨ4 Ｆ−ＨＦ溶液などのウエットエッチング液中に
半導体基板１７を１５秒程度浸積させることでＣＶＤ
ＳｉＯ2膜１４および熱酸化膜１６を２０ｎｍ程度後退
させる。その後、半導体基板１を拡散炉中に移動し、炉
内をＨ2 雰囲気とした状態で９５０℃、１０Ｔｏｒｒ、
６０ｓｅｃ程度の熱処理を行う。これにより、溝の上部
および下部コーナ部が丸まる。このときの角部丸めの条
件はガス雰囲気について、Ｏ2 やＨ2 Ｏなどの酸化性ガ
スの分圧が小さいほど、具体的にはこれらの酸化性ガス
成分が１０ｐｐｂ以下にするのが望ましい。また、熱処
理温度が高いほど、熱処理時間が長いほど、及び熱処理
雰囲気の圧力が低いほど、角部の丸まり効果が大きくな
ることがわかっている。この角部の丸めを行わなかった
場合、その後の熱処理工程で溝全面に酸化膜を形成する
場合、この角部に対応するシリコンに応力が集中し、転
位などの結晶欠陥がシリコン中に発生し、ジャンクショ
ンリークなどの不良が発生する。
【００１２】角部丸めを行った後、図５に示すように、
７００℃のＯ3 雰囲気中でＴＥＯＳ（tetraethoxysilan
e ）を熱分解することで、溝にＳｉＯ2 膜１８を形成
し、溝を埋め込む。この状態ではアンドープPoly Ｓｉ
膜１９上にＳｉＯ2 膜１８が残存しているために、ＣＭ
Ｐ技術を用いてアンドープPoly Ｓｉ膜１９が露出する
までＳｉＯ2 膜１８をポリッシングする。
７００℃のＯ3 雰囲気中でＴＥＯＳ（tetraethoxysilan
e ）を熱分解することで、溝にＳｉＯ2 膜１８を形成
し、溝を埋め込む。この状態ではアンドープPoly Ｓｉ
膜１９上にＳｉＯ2 膜１８が残存しているために、ＣＭ
Ｐ技術を用いてアンドープPoly Ｓｉ膜１９が露出する
までＳｉＯ2 膜１８をポリッシングする。
【００１３】以上、本発明の第１の実施例では、上記実
施例中に示した熱処理条件に基づいて基板を熱処理する
だけで基板に形成されたトレンチの角部を丸めることが
可能である。それ以外にも(1) パターン変換差がほとん
どない状態で角部を丸めることが可能である。(2) 条件
の最適化により任意の曲率半径で角部丸めを行える。
(3) 角部丸めを行った後も角部周辺の半導体基板を良好
な結晶状態に維持できる。(4) 角部丸めにより角部の応
力集中を低減し、転位等の結晶欠陥発生を抑制できる。
などの効果が期待できる。
施例中に示した熱処理条件に基づいて基板を熱処理する
だけで基板に形成されたトレンチの角部を丸めることが
可能である。それ以外にも(1) パターン変換差がほとん
どない状態で角部を丸めることが可能である。(2) 条件
の最適化により任意の曲率半径で角部丸めを行える。
(3) 角部丸めを行った後も角部周辺の半導体基板を良好
な結晶状態に維持できる。(4) 角部丸めにより角部の応
力集中を低減し、転位等の結晶欠陥発生を抑制できる。
などの効果が期待できる。
【００１４】次に本発明の第２の実施例について図６な
いし図１３を用いて説明する。まず図６に示すように半
導体基板１０１表面を熱酸化することで半導体基板１０
１表面にＳｉＯ2膜１０２を１５ｎｍの厚さに形成す
る。続いてこの第１の絶縁膜１０２上にポリシリコン膜
１０３を４００ｎｍ、ＳｉＯ2膜１０４を３００ｎｍそ
れぞれ堆積する。
いし図１３を用いて説明する。まず図６に示すように半
導体基板１０１表面を熱酸化することで半導体基板１０
１表面にＳｉＯ2膜１０２を１５ｎｍの厚さに形成す
る。続いてこの第１の絶縁膜１０２上にポリシリコン膜
１０３を４００ｎｍ、ＳｉＯ2膜１０４を３００ｎｍそ
れぞれ堆積する。
【００１５】ＳｉＯ2膜１０４形成後、図７に示すよう
にＳｉＯ2膜１０４上の素子形成領域に対応する部分に
レジストが残るようにリソグラフィ工程によりパターン
形成を行う。そして露出したＳｉＯ2膜１０４をエッチ
ングし、ポリシリコン膜１０３が露出するようにする。
この後、レジストを除去しエッチングされたＳｉＯ2膜
１０４をマスクとしてポリシリコン膜１０３、ＳｉＯ2
膜１０２、及び半導体基板１０１をエッチングし、第１
の溝１０５を形成する。
にＳｉＯ2膜１０４上の素子形成領域に対応する部分に
レジストが残るようにリソグラフィ工程によりパターン
形成を行う。そして露出したＳｉＯ2膜１０４をエッチ
ングし、ポリシリコン膜１０３が露出するようにする。
この後、レジストを除去しエッチングされたＳｉＯ2膜
１０４をマスクとしてポリシリコン膜１０３、ＳｉＯ2
膜１０２、及び半導体基板１０１をエッチングし、第１
の溝１０５を形成する。
【００１６】第１の溝１０５形成後、図８に示すよう
に、第１の溝１０５表面及びＳｉＯ2膜１０４表面にＴ
ＥＯＳ膜１０６を４００ｎｍの厚さに形成する。
に、第１の溝１０５表面及びＳｉＯ2膜１０４表面にＴ
ＥＯＳ膜１０６を４００ｎｍの厚さに形成する。
【００１７】この後、図９に示すように素子領域以外の
部分に対応するＴＥＯＳ膜１０６の一部及びその一部に
対応する半導体基板１０１をエッチングし、第２の溝１
０７を形成する。
部分に対応するＴＥＯＳ膜１０６の一部及びその一部に
対応する半導体基板１０１をエッチングし、第２の溝１
０７を形成する。
【００１８】第２の溝１０７形成後、ＮＨ4 Ｆ溶液に１
２０秒程度半導体基板１０１を浸すことでＴＥＯＳ膜１
０６を除去し、半導体基板１０１表面及びＳｉＯ2膜１
０２、ポリシリコン膜１０３、ＳｉＯ2膜１０４の表面
を露出させ、かつＳｉＯ2膜１０２、ＳｉＯ2膜１０４を
約２０ｎｍ後退させる。その後、半導体基板１０１を拡
散炉中に移動し、炉内をＨ2 雰囲気とした状態で９５０
℃、１０Ｔｏｒｒの熱処理を行う。これにより、第２の
溝１０７の角部１０７ａ、１０７ｂが丸まる。このとき
の角部丸めの条件は第１の実施例と同様、ガス雰囲気に
ついて、Ｏ2 やＨ2 Ｏなどの酸化性ガスの分圧が小さい
ほど、具体的にはこれらの酸化性ガス成分が１０ｐｐｂ
以下にするのが望ましい。角部１０７ａ、１０７ｂを丸
めた後、第２の溝１０７表面を含む半導体基板１０１表
面を熱酸化し、第２の溝１０７表面を含む半導体基板１
０１表面に熱酸化膜１０８を形成する。
２０秒程度半導体基板１０１を浸すことでＴＥＯＳ膜１
０６を除去し、半導体基板１０１表面及びＳｉＯ2膜１
０２、ポリシリコン膜１０３、ＳｉＯ2膜１０４の表面
を露出させ、かつＳｉＯ2膜１０２、ＳｉＯ2膜１０４を
約２０ｎｍ後退させる。その後、半導体基板１０１を拡
散炉中に移動し、炉内をＨ2 雰囲気とした状態で９５０
℃、１０Ｔｏｒｒの熱処理を行う。これにより、第２の
溝１０７の角部１０７ａ、１０７ｂが丸まる。このとき
の角部丸めの条件は第１の実施例と同様、ガス雰囲気に
ついて、Ｏ2 やＨ2 Ｏなどの酸化性ガスの分圧が小さい
ほど、具体的にはこれらの酸化性ガス成分が１０ｐｐｂ
以下にするのが望ましい。角部１０７ａ、１０７ｂを丸
めた後、第２の溝１０７表面を含む半導体基板１０１表
面を熱酸化し、第２の溝１０７表面を含む半導体基板１
０１表面に熱酸化膜１０８を形成する。
【００１９】熱酸化膜１０８形成後、図１１に示すよう
にＴＥＯＳのＯ3 雰囲気での熱分解によりカバレージ効
果の著しいＳｉＯ2 膜１０９を、第２の溝１０７を埋め
込むように形成する。
にＴＥＯＳのＯ3 雰囲気での熱分解によりカバレージ効
果の著しいＳｉＯ2 膜１０９を、第２の溝１０７を埋め
込むように形成する。
【００２０】ＳｉＯ2 膜１０９形成後、ＳｉＯ2 膜１０
９表面にPolyＳｉ膜１１０を形成し、図１２に示すよう
に、ＳｉＯ2 膜１０９上の第１の溝１０５に対応する部
分にPolyＳｉ膜１１０が残るようにリソグラフィ工程、
プラズマエッチングを施す。
９表面にPolyＳｉ膜１１０を形成し、図１２に示すよう
に、ＳｉＯ2 膜１０９上の第１の溝１０５に対応する部
分にPolyＳｉ膜１１０が残るようにリソグラフィ工程、
プラズマエッチングを施す。
【００２１】最後に、図１３に示すように、ＳｉＯ2膜
１０２、ＳｉＯ2 膜１０９のうち第１の溝１０５内のＳ
ｉＯ2 膜１０９、及び第２の溝１０７内のＳｉＯ2 膜１
０９のみを残すようにＳｉＯ2膜１０４、ポリシリコン
膜１０３、ＳｉＯ2 膜１０９、 Poly Ｓｉ膜１１０をＣ
ＭＰ（chemical mechanical polishing ）により除去す
る。このときポリシリコン膜１０３及び ポリシリコン
膜１１０がＣＭＰのストッパとなる。
１０２、ＳｉＯ2 膜１０９のうち第１の溝１０５内のＳ
ｉＯ2 膜１０９、及び第２の溝１０７内のＳｉＯ2 膜１
０９のみを残すようにＳｉＯ2膜１０４、ポリシリコン
膜１０３、ＳｉＯ2 膜１０９、 Poly Ｓｉ膜１１０をＣ
ＭＰ（chemical mechanical polishing ）により除去す
る。このときポリシリコン膜１０３及び ポリシリコン
膜１１０がＣＭＰのストッパとなる。
【００２２】以上、第２の実施例によればＢｉＣＭＯＳ
におけるＢｉｐｏｌａｒ−ＣＭＯＳ間の素子分離におい
て第１の実施例と同様、上記実施例中に示した熱処理条
件に基づいて基板を熱処理するだけで基板に形成された
トレンチの角部を丸めることが可能である。それ以外に
も(1) パターン変換差がほとんどない状態で角部を丸め
ることが可能である。(2) 条件の最適化により任意の曲
率半径で角部丸めを行える。(3) 角部丸めを行った後も
角部周辺の半導体基板を良好な結晶状態に維持できる。
(4) 角部丸めにより角部の応力集中を低減し、転位等の
結晶欠陥発生を抑制できる。などの効果が期待できる。
におけるＢｉｐｏｌａｒ−ＣＭＯＳ間の素子分離におい
て第１の実施例と同様、上記実施例中に示した熱処理条
件に基づいて基板を熱処理するだけで基板に形成された
トレンチの角部を丸めることが可能である。それ以外に
も(1) パターン変換差がほとんどない状態で角部を丸め
ることが可能である。(2) 条件の最適化により任意の曲
率半径で角部丸めを行える。(3) 角部丸めを行った後も
角部周辺の半導体基板を良好な結晶状態に維持できる。
(4) 角部丸めにより角部の応力集中を低減し、転位等の
結晶欠陥発生を抑制できる。などの効果が期待できる。
【００２３】
【発明の効果】本発明によれば、非常に簡略化された方
法でトレンチ角部の丸めを行うことが可能である。
法でトレンチ角部の丸めを行うことが可能である。
【図１】本発明の第１の実施例の製造工程図
【図２】本発明の第１の実施例の製造工程図
【図３】本発明の第１の実施例の製造工程図
【図４】本発明の第１の実施例の製造工程図
【図５】本発明の第１の実施例の製造工程図
【図６】本発明の第２の実施例の製造工程図
【図７】本発明の第２の実施例の製造工程図
【図８】本発明の第２の実施例の製造工程図
【図９】本発明の第２の実施例の製造工程図
【図１０】本発明の第２の実施例の製造工程図
【図１１】本発明の第２の実施例の製造工程図
【図１２】本発明の第２の実施例の製造工程図
【図１３】本発明の第２の実施例の製造工程図
１、６、１０、１４ ＣＶＤＳｉＯ2膜
２、７、１１、１５、１９ アンドープPoly Ｓｉ膜
３、８、１２、１６、２０ 熱酸化膜
４、９、１３、１７、２１ 半導体基板
５ レジストパターン
１８ ＳｉＯ2膜
１０１ 半導体基板
１０２ ＳｉＯ2膜
１０３ ポリシリコン膜
１０４ ＳｉＯ2膜
１０５ 第１の溝
１０６ ＴＥＯＳ膜
１０７ 第２の溝
１０７a、ｂ 角部
１０８ 熱酸化膜
１０９ ＳｉＯ2膜
１１０ ポリシリコン膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−335737（ＪＰ，Ａ)
特開 平７−235590（ＪＰ，Ａ)
特開 平２−231739（ＪＰ，Ａ)
特開 平２−215125（ＪＰ，Ａ)
特開 昭61−171139（ＪＰ，Ａ)
特開 平８−335668（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/76
H01L 21/3065
H01L 21/822
H01L 27/04
Claims (3)
- 【請求項１】半導体基板に溝を形成する工程と、 その後、前記半導体基板を８００℃以上の水素雰囲気中
でアニールすることで前記溝の開口部及び底部の角を丸
める工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項２】半導体基板上に第１の絶縁膜、第２の絶縁
膜、第３の絶縁膜をそれぞれこの順に堆積する工程と、 前記第３の絶縁膜を貫通する孔を設ける工程と、 この孔をマスクとして、前記第１の絶縁膜、第２の絶縁
膜を貫通し、一部前記半導体基板まで及ぶ溝を設ける工
程と、 前記半導体基板を８００℃以上の水素雰囲気中でアニー
ルすることで前記溝の開口部及び底部の角を丸める工程
と、 前記溝中に誘電体或は導電体を埋め込む工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】半導体基板上に第１の絶縁膜、第２の絶縁
膜、第３の絶縁膜をそれぞれこの順に堆積する工程と、 前記第３の絶縁膜を貫通する孔を設ける工程と、 この孔をマスクとして、前記第１の絶縁膜、第２の絶縁
膜を貫通し、一部前記半導体基板まで及ぶ第１の溝を設
ける工程と、 前記第１の溝表面、及び前記第３の絶縁膜表面に第４の
絶縁膜を堆積させる工程と、 前記第１の溝の底面に、前記第４の絶縁膜を貫通するよ
うに第２の溝を形成する工程と、 前記第４の絶縁膜を除去した後、前記半導体基板を８０
０℃以上の水素雰囲気中でアニールすることで前記第１
の溝の開口部及び底部の角、及び前記第２の溝の開口部
及び底部の角を丸める工程と、 少なくとも前記第１の溝及び前記第２の溝の中に絶縁体
を埋め込む工程とを具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15939796A JP3414590B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15939796A JP3414590B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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