JP2005150398A - 半導体装置の製造方法および半導体の表面処理方法 - Google Patents

半導体装置の製造方法および半導体の表面処理方法 Download PDF

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Abstract

【課題】半導体表面、特にゲート絶縁膜形成領域の半導体表面を、表面粗さ（粗さの標準偏差）Ｒｍｓが０．５以下となるように平坦化すること。トレンチＭＯＳ型半導体装置を製造する場合には、トレンチ側壁の表面を平坦化するとともに、トレンチコーナー部を丸めること。
【解決手段】半導体基板１にトレンチ４を形成し、トレンチ側壁４１，４２の保護膜を除去した後、ゲート絶縁膜を形成する前に、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中でアニール処理をおこなう。あるいは、不活性ガスと水素からなり、かつ水素分圧が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下である混合ガス雰囲気中でアニール処理をおこなう。アニール処理中にシリコン原子のマイグレーションが起こり、トレンチ側壁４１，４２の表面粗さＲｍｓが０．５以下となる。また、トレンチコーナー部４３，４４，４５，４６が丸まる。
【選択図】 図４

Description

この発明は、露出した半導体表面を、アニール処理をおこなうことにより、平坦化する工程を含む半導体装置の製造方法および半導体の表面処理方法に関し、特に、ゲート絶縁膜の形成前にゲート絶縁膜形成領域の平坦化処理をおこなう工程を含む方法、さらには半導体基板に形成されたトレンチの側壁の平坦化処理とトレンチコーナー部の丸め処理を同時におこなう工程を含む方法に関する。
従来、トレンチを利用して製造される半導体装置として、トレンチ内にゲート絶縁膜が形成された構造を有する半導体装置（以下、トレンチＭＯＳ型半導体装置とする）がある。トレンチＭＯＳ型半導体装置は、通常、半導体基板にトレンチを形成する工程につづいて、ゲート絶縁膜を形成する工程をおこなうことにより製造される。図２１〜図２６は、従来の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す図である。図２１は、要部平面図である。図２２〜図２６は、図２１の切断線Ａ−Ａ’における断面構成を製造プロセス順に示す断面図であり、図２６が図２１に対応する断面図である。
図２１および図２６に示すように、ポリシリコンなどからなるゲート電極８は、半導体基板１に形成されたトレンチ４内に、ゲート絶縁膜７を介して形成されている。ゲート電極８は、トレンチ４の端部から引き出され、厚い酸化膜９の上にまで広がっている。厚い酸化膜９の上に延びるゲート電極８の上には、特に図示しないが、層間絶縁膜を介してメタル配線が形成される。そして、ゲート電極８は、層間絶縁膜を貫通するコンタクトホールを介して、メタル配線に電気的に接続される。
上述したトレンチＭＯＳ型半導体装置の従来の製造方法について説明する。図２２に示すように、まず、ｎ+ドレイン１１を備えたｎ型のシリコン半導体基板１の表面に厚い酸化膜９を形成する。その後、半導体基板１の表面層にｐ型のウェル領域２を選択的に形成する。ついで、ウェル領域２の表面上に所望のパターンのシリコン酸化膜よりなるマスク３を形成する。このマスク３を用いてトレンチエッチングをおこない、マスク３の開口部分の半導体を除去してトレンチ４を形成する。このとき、ＳｉＯ2系の側壁保護膜５が、トレンチ４の側壁に生成される。
ついで、図２３に示すように、ＨＦ系エッチング液を用いて側壁保護膜５を除去する。このとき、マスク３の縁がトレンチ４の開口端の縁から後退し、マスク３の開口部が広がる。ついで、図２４に示すように、等方性エッチングをおこなって、トレンチ４の内面に形成されたダメージを除去する。このとき、トレンチ４の側壁４１，４２が平坦になるとともに、トレンチ底部のコーナー部４３，４４が丸まる。ついで、図２５に示すように、熱酸化をおこなって、犠牲酸化膜６を形成する。
ついで、犠牲酸化膜６を除去する。それによって、図２６に示すように、トレンチ開口端のコーナー部４５，４６が丸まる。また、トレンチ４内の異物質が除去される。ついで、ゲート絶縁膜７を形成し、トレンチ４内のゲート絶縁膜７の内側を、ゲート電極８となるポリシリコンで埋める。そして、ゲート電極８を厚い酸化膜９の上に引き出す領域を残し、ポリシリコンをエッチバックする。ここまでの状態が図２６に示されている。そして、ソースの形成等をおこなうことにより、トレンチＭＯＳ型半導体装置が形成される。
上述した従来方法では、トレンチ開口端のコーナー部４５，４６を丸めるためには、犠牲酸化膜６を厚く形成する必要がある。また、側壁保護膜５を除去するときにマスク３が後退するため、その後の等方性エッチングによりトレンチ４の幅が広がる。このときの広がる量は、マスク３の後退量のばらつきに応じてばらつくため、トレンチ４の開口幅にばらつきが生じる。これは、後工程で使用するマスクの位置合わせ精度の低下を招き、微細化の点で好ましくない。
そこで、本出願人は、トレンチ側壁に生成された保護膜を除去した後、ゲート絶縁膜を形成する前に、水素雰囲気中でアニール処理をおこなうことによって、トレンチコーナー部を丸めるとともに、トレンチの開口幅を広げることなく、トレンチ側壁を平坦化する方法について、先に出願している（特願２００２−０２４７７８号）。しかし、この出願にかかる製造方法では、トレンチ側壁の表面粗さについての制御方法が十分ではない。
上記特願２００２−０２４７７８号と同様の製造方法において、水素アニールによるトレンチ内壁の表面粗さ（平均粗さ）Ｒａの低減が水素アニールの温度に依存するということを、実験により確認した出願もある（たとえば、特許文献１参照。）。この特許文献１には、９５０℃、１０５０℃および１１５０℃のアニール温度で実験した結果、トレンチ内壁の表面粗さＲａは約９５０℃以上の水素アニール処理によって処理前よりも小さくなることが記載されている。
特開２００２−２３１９４５号公報（第４頁、図３）
しかしながら、上記特許文献１では、約９５０℃以上の水素アニール処理によって得られる表面粗さＲａは約１．０であり、十分に平坦化されているとはいえないという問題点がある。また、表面粗さＲａは、表面全体の凹凸量の平均値である。したがって、表面全体の凹凸量の平均値が約１．０であっても、部分的にこの平均値を超える大きな凸部や凹部が形成されている可能性がある。このような大きな凹凸部がゲート絶縁膜形成領域の半導体表面に存在すると、この凹凸部において絶縁破壊が発生するという不都合がある。
この発明は、上述した従来技術による問題点を解消するため、半導体表面、特にゲート絶縁膜形成領域の半導体表面を、表面粗さ（粗さの標準偏差）Ｒｍｓが０．５以下となるように平坦化することができる半導体装置の製造方法および半導体の表面処理方法を提供することを目的とする。さらには、トレンチＭＯＳ型半導体装置を製造する場合には、トレンチ側壁の表面を、表面粗さ（粗さの標準偏差）Ｒｍｓが０．５以下となるように平坦化するとともに、トレンチコーナー部を丸める処理をおこなうことができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、基板の半導体表面を露出させる工程と、水素圧力が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で前記基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化する工程と、平坦化した前記半導体表面にゲート絶縁膜を形成する工程と、を含むことを特徴とする。
請求項２の発明にかかる半導体装置の製造方法は、基板の半導体表面を露出させる工程と、水素圧力が３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で前記基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化する工程と、平坦化した前記半導体表面にゲート絶縁膜を形成する工程と、を含むことを特徴とする。
請求項１または２の発明によれば、アニール処理時にシリコン原子の表面拡散（マイグレーション）が起こり、それによってトレンチ側壁等のゲート絶縁膜形成領域の半導体表面が原子レベルで平坦化する。したがって、表面粗さＲｍｓが０．５以下となる平坦な半導体表面を得ることができる。
また、請求項３の発明にかかる半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、水素圧力が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で前記半導体基板のアニール処理をおこなうことにより、前記トレンチのコーナー部を丸めるとともに、前記トレンチの側壁を平坦化する工程と、コーナー部が丸まり、かつ側壁が平坦化した前記トレンチの内面にゲート絶縁膜を形成する工程と、を含むことを特徴とする。
また、請求項４の発明にかかる半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、水素圧力が３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で前記半導体基板のアニール処理をおこなうことにより、前記トレンチのコーナー部を丸めるとともに、前記トレンチの側壁を平坦化する工程と、コーナー部が丸まり、かつ側壁が平坦化した前記トレンチの内面にゲート絶縁膜を形成する工程と、を含むことを特徴とする。
請求項３または４の発明によれば、アニール処理時にシリコン原子のマイグレーションが起こり、それによってトレンチ側壁の表面が原子レベルで平坦化するので、表面粗さＲｍｓが０．５以下となる平坦な表面のトレンチ側壁を得ることができる。また、トレンチコーナー部のように曲率半径の小さい部分が丸まる。
また、請求項５の発明にかかる半導体装置の製造方法は、基板の半導体表面を露出させる工程と、不活性ガスと水素を混合した混合ガス雰囲気中で前記基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化する工程と、平坦化した前記半導体表面にゲート絶縁膜を形成する工程と、を含むことを特徴とする。
この請求項５の発明によれば、アニール処理時にシリコン原子のマイグレーションが起こり、それによってトレンチ側壁等のゲート絶縁膜形成領域の半導体表面が原子レベルで平坦化する。したがって、平坦な半導体表面を得ることができる。
また、請求項６の発明にかかる半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、不活性ガスと水素を混合した混合ガス雰囲気中で前記半導体基板のアニール処理をおこなうことにより、前記トレンチのコーナー部を丸めるとともに、前記トレンチの側壁を平坦化する工程と、コーナー部が丸まり、かつ側壁が平坦化した前記トレンチの内面にゲート絶縁膜を形成する工程と、を含むことを特徴とする。
この請求項６の発明によれば、アニール処理時にシリコン原子のマイグレーションが起こり、それによってトレンチ側壁の表面が原子レベルで平坦化するので、平坦な表面のトレンチ側壁を得ることができる。また、トレンチコーナー部のように曲率半径の小さい部分が丸まる。
また、請求項７の発明にかかる半導体装置の製造方法は、請求項５または６に記載の発明において、前記不活性ガスは、アルゴン、ヘリウムおよびネオンのうちのいずれか一つまたは二つ以上を組み合わせたガスであることを特徴とする。
この請求項７の発明によれば、アルゴン、ヘリウム、ネオン等の不活性ガスと水素との混合ガス雰囲気でアニール処理する場合も、アニール処理時にシリコン原子のマイグレーションが起こり、半導体表面が原子レベルで平坦化するので、平坦な半導体表面を得ることができる。また、半導体基板にトレンチが形成されている場合、トレンチコーナー部のように曲率半径の小さい部分が丸まる。
また、請求項８の発明にかかる半導体装置の製造方法は、請求項５〜７のいずれか一つに記載の発明において、前記アニール処理時の処理温度は、１０００℃以上１０５０℃以下の温度であることを特徴とする。
この請求項８の発明によれば、シリコン原子のマイグレーションが十分に起こり、表面粗さＲｍｓが０．５以下となる平坦な表面を得ることができる。また、半導体基板にトレンチが形成されている場合、トレンチコーナー部のように曲率半径の小さい部分の丸め効果が十分に得られる。また、トレンチを形成した後にアニール処理をおこなう場合、そのトレンチ形状にボーイングによる逆テーパーが形成されることなく、アニール処理をおこなうことができる。
また、請求項９の発明にかかる半導体装置の製造方法は、請求項５〜８のいずれか一つに記載の発明において、前記アニール処理時の水素分圧は、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする。
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項５〜８のいずれか一つに記載の発明において、前記アニール処理時の水素分圧は、３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする。
請求項９または１０の発明によれば、シリコン原子のマイグレーションが十分に起こり、表面粗さＲｍｓが０．５以下となる平坦な表面を得ることができる。また、半導体基板にトレンチが形成されている場合、トレンチコーナー部のように曲率半径の小さい部分の丸め効果が十分に得られる。
また、請求項１１の発明にかかる半導体の表面処理方法は、水素圧力が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で、露出した半導体表面を有する基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化することを特徴とする。
また、請求項１２の発明にかかる半導体の表面処理方法は、水素圧力が３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で、露出した半導体表面を有する基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化することを特徴とする。
請求項１１または１２の発明によれば、アニール処理時にシリコン原子のマイグレーションが起こり、それによってウエハ表面等の半導体表面が原子レベルで平坦化する。したがって、表面粗さＲｍｓが０．５以下となる平坦な表面を有するウエハ等を得ることができる。
また、請求項１３の発明にかかる半導体の表面処理方法は、不活性ガスと水素を混合した混合ガス雰囲気中で、露出した半導体表面を有する基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化することを特徴とする。
この請求項１３の発明によれば、アニール処理時にシリコン原子のマイグレーションが起こり、それによってウエハ表面等の半導体表面が原子レベルで平坦化する。したがって、平坦な表面を有するウエハ等を得ることができる。
また、請求項１４の発明にかかる半導体の表面処理方法は、請求項１３に記載の発明において、前記不活性ガスは、アルゴン、ヘリウムおよびネオンのうちのいずれか一つまたは二つ以上を組み合わせたガスであることを特徴とする。
この請求項１４の発明によれば、アルゴン、ヘリウム、ネオン等の不活性ガスと水素との混合ガス雰囲気でアニール処理する場合も、アニール処理時にシリコン原子のマイグレーションが起こり、ウエハ表面等の半導体表面が原子レベルで平坦化するので、平坦な表面を有するウエハ等を得ることができる。
また、請求項１５の発明にかかる半導体の表面処理方法は、請求項１３または１４に記載の発明において、前記アニール処理時の処理温度は、１０００℃以上１０５０℃以下の温度であることを特徴とする。
この請求項１５の発明によれば、シリコン原子のマイグレーションが十分に起こり、表面粗さＲｍｓが０．５以下となる平坦な表面を有するウエハ等を得ることができる。
また、請求項１６の発明にかかる半導体の表面処理方法は、請求項１３〜１５のいずれか一つに記載の発明において、前記アニール処理時の水素分圧は、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする。
また、請求項１７の発明にかかる半導体の表面処理方法は、請求項１３〜１５のいずれか一つに記載の発明において、前記アニール処理時の水素分圧は、３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする。
請求項１６または１７の発明によれば、シリコン原子のマイグレーションが十分に起こり、表面粗さＲｍｓが０．５以下となる平坦な表面を有するウエハ等を得ることができる。
本発明によれば、アニール処理時にシリコン原子のマイグレーションが起こり、それによってトレンチ側壁等のゲート絶縁膜形成領域やウエハ表面等の半導体表面が原子レベルで平坦化するので、表面粗さＲｍｓが０．５以下となる平坦な半導体表面を得ることができる。また、半導体基板にトレンチが形成されている場合、トレンチ側壁の平坦化とともに、トレンチコーナー部のように曲率半径の小さい部分が丸まる。したがって、たとえば、トレンチＭＯＳ型半導体装置においては、ゲート耐圧のバラツキが抑制されるとともに、ゲート耐圧が向上するので、半導体装置の信頼性の向上、および歩留まりの改善を図ることができるという効果を奏する。
以下に添付図面を参照して、この発明の好適な実施の形態を詳細に説明する。図１〜図５は、本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を模式的に示す断面図である。まず、シリコン半導体基板１に、通常のＭＯＳ型半導体装置の製造プロセスにしたがって、図示しないウェル領域などを形成する。そして、図１に示すように、半導体基板１の表面上にマスクとなるたとえばシリコン酸化膜３１を形成する。
ついで、シリコン酸化膜３１の表面上に、トレンチ形成領域を開口させたパターンを有する図示しないフォトレジスト等のマスクを形成する。そして、このレジストマスクを用いてシリコン酸化膜３１のエッチングをおこない、図２に示すように、所定のトレンチパターンを有するマスク３を形成する。ついで、このマスク３を用いて、たとえば反応性イオンエッチング（ＲＩＥ）等による異方性エッチングによってシリコン半導体基板１のエッチングをおこない、図３に示すように、半導体基板１にトレンチ４を形成する。その際、トレンチ側壁にはＳｉＯ2系の側壁保護膜５が生成される。
ついで、ＨＦ系エッチング液等を用いてエッチングをおこない、側壁保護膜５およびマスク３を除去する。その後、水洗およびスピン乾燥をおこなう。ついで、水素雰囲気中でアニール処理をおこなう。このときのアニール温度は、１０００℃以上１０５０℃以下であるのが適当である。その理由については後述する。また、炉内圧力は、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であるのが適当である。あるいは、炉内雰囲気を、水素雰囲気に代えて、水素と不活性ガスとの混合ガス雰囲気としてもよい。混合ガス雰囲気とする場合は、炉内の水素の分圧は、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であるのが適当である。
つまり、いずれのガス雰囲気でも、露出した半導体表面に及ぼす水素の圧力が、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であるのが適当である。その理由については後述する。また、混合ガス雰囲気の場合、不活性ガスとしてアルゴン、ヘリウムまたはネオンを用いることができる。これらの不活性ガスを単独で用いてもよいし、適当に組み合わせて用いてもよい。
このアニール処理中に、シリコン原子のマイグレーションが起こる。したがって、図４に示すように、アニール処理時に露出しているトレンチ側壁４１，４２の表面が平坦化するとともに、トレンチコーナー部４３，４４，４５，４６が丸まる。ここで、平坦化されたトレンチ側壁４１，４２の表面粗さ（粗さの標準偏差）Ｒｍｓは、ゲート絶縁膜７の信頼性等を考慮すると、０．５ｎｍ以下であるのが好ましい。したがって、ここでおこなうアニール処理により、トレンチ側壁４１，４２の表面粗さＲｍｓを０．５ｎｍ以下にする。なお、表面粗さ（粗さの標準偏差）Ｒｍｓについてと、表面粗さＲｍｓが０．５ｎｍ以下である理由については後述する。
また、アニール処理をおこなうことにより、結晶欠陥がなくなる。さらに、露出したシリコンの半導体表面が水素終端の不活性状態になるので、汚染の影響を低減することができる。アニール時間については、トレンチ側壁４１，４２等の露出した半導体表面の粗さや、トレンチコーナー部４３，４４，４５，４６の丸まり具合に応じて、適宜、選択することができる。
アニール処理後、図５に示すように、トレンチ４の内面に沿ってゲート絶縁膜７を形成し、トレンチ４内のゲート絶縁膜７の内側に、ゲート電極８となるポリシリコンを埋め込む。そして、特に図示しないが、ソースやドレインを形成し、層間絶縁膜を積層し、メタル配線をおこなってパッシベーション膜を形成することによって、トレンチＭＯＳ型半導体装置が完成する。
つぎに、表面粗さＲｍｓが０．５ｎｍ以下である理由について説明する。本発明者らは、従来の製造方法にしたがって、トレンチエッチング後のダメージ層を除去し、トレンチコーナー部を丸めるとともに異物質を除去することを目的として犠牲酸化膜を熱酸化により形成し、その犠牲酸化膜を除去した後のトレンチ側壁の断面の様子をＴＥＭ（透過型電子顕微鏡）を用いて観察した。図１９は、トレンチ側壁の断面ＴＥＭ像であり、図２０は、トレンチ側壁に生じた欠陥（凹部）の部分を拡大した断面ＴＥＭ像である。図１９において、左半部の黒色部分はトレンチであり、右半部の白色部分はシリコンであり、それらの境界に見える層は酸化膜である。
図１９および図２０から、従来法では、数十ｎｍ程度の凹部がトレンチ側壁のシリコン部分に生じていることがわかる。このような局所的な凹凸による欠陥とデバイスの信頼性との関係を検討した結果、この欠陥がデバイスの信頼性を著しく低下させる要因となっていることが分かった。そして、デバイスの信頼性を損なわないためには、トレンチ側壁の表面粗さとして原子レベルの平坦性が必要であり、表面粗さＲｍｓが０．５ｎｍ以下であるのが有効であることが判明した。
つぎに、水素雰囲気中でアニール処理をおこなう場合には、その炉内圧力が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であり、また水素と不活性ガスとの混合ガス雰囲気中でアニール処理をおこなう場合には、炉内の水素分圧が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下である理由について説明する。本発明者らは、上述した製造方法にしたがってトレンチＭＯＳ型半導体装置を製造する際に、ゲート絶縁膜を形成する前に、１０００℃の温度で水素雰囲気中で３分間のアニール処理をおこなった。そして、アニール時の炉内圧力と、アニール処理後のトレンチ側壁の表面粗さＲｍｓとの関係を調べた。アニール時の炉内圧力は、１０Ｔｏｒｒ、４０Ｔｏｒｒ、１００Ｔｏｒｒ、３００Ｔｏｒｒ、５００Ｔｏｒｒおよび７６０Ｔｏｒｒとした。
その結果を、図６〜図１２に示す。図６は、アニール処理後のトレンチ側壁の表面粗さＲｍｓとアニール時の炉内圧力との関係を示す特性図である。図７、図８、図９、図１０、図１１および図１２は、それぞれ炉内圧力が１０Ｔｏｒｒ、４０Ｔｏｒｒ、１００Ｔｏｒｒ、３００Ｔｏｒｒ、５００Ｔｏｒｒおよび７６０Ｔｏｒｒであるときのトレンチ側壁の表面のＡＦＭ（原子間力顕微鏡）像である。
図６に示すように、炉内圧力が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下である水素雰囲気中でアニール処理をおこなうことによって、トレンチ側壁が十分に平坦化され、トレンチ側壁の表面粗さＲｍｓが０．５ｎｍ以下になることがわかった。このことは、図７〜図１２に示すＡＦＭ像からも確かめられた。図１０、図１１および図１２から明らかなように、炉内圧力が３００Ｔｏｒｒ以上である場合には、表面がステップテラス状の平坦な面になっており、表面の粗さが小さいことがわかる。それに対して、図７、図８および図９から明らかなように、炉内圧力が１００Ｔｏｒｒ以下であると、表面に局所的に大きなステップバンチングが存在し、うねった形状となっている。そのため、表面の粗さが大きくなってしまう。
なお、図示および詳細な説明を省略するが、混合ガス雰囲気でアニール処理をおこなった場合も、図６〜図１２と同様の結果が得られた。その省略した説明については、上述した水素ガス雰囲気での好適な圧力範囲の理由の説明において、「水素雰囲気」を「混合ガス雰囲気」と読み替え、「炉内圧力」を「炉内の水素分圧」と読み替えればよい。
つぎに、アニール温度が１０００℃以上１０５０℃以下である理由について説明する。アニール温度が１０００℃未満では、シリコン原子のマイグレーションは起こるが、トレンチ側壁の平坦化効果およびトレンチコーナー部の丸め効果が十分に得られないからである。一方、アニール温度が１０５０℃を超えると、トレンチ形状にボーイングによる逆テーパーが形成されてしまうからである。トレンチ形状に逆テーパーが形成されると、後の工程でトレンチ内をポリシリコンで埋めたときに、ポリシリコンで埋めた領域（空間）ができるという不都合が生じる。
実際に、本発明者らは、上述した製造方法にしたがってトレンチＭＯＳ型半導体装置を製造する際に、ゲート絶縁膜を形成する前に、水素分圧が７６０Ｔｏｒｒのアルゴンと水素からなる混合ガス雰囲気中で３分間のアニール処理をおこなった。そして、アニール温度と、アニール処理後のトレンチ側壁の表面粗さＲｍｓとの関係を調べた。アニール温度は、９００℃、１０００℃、１０５０℃、１１００℃および１１５０℃とした。
その結果を、図１３〜図１８に示す。図１３は、アニール処理後のトレンチ側壁の表面粗さＲｍｓとアニール温度との関係を示す特性図である。図１４、図１５、図１６、図１７および図１８は、それぞれアニール温度が９００℃、１０００℃、１０５０℃、１１００℃および１１５０℃であるときのトレンチ側壁の表面のＡＦＭ像である。
図１３に示すように、１０００℃以上１０５０℃以下の温度でアニール処理をおこなうことによって、トレンチ側壁が十分に平坦化され、トレンチ側壁の表面粗さＲｍｓが０．５ｎｍ以下になることがわかった。このことは、図１４〜図１８に示すＡＦＭ像からも確かめられた。図１５および図１６から明らかなように、アニール温度が１０００℃および１０５０℃である場合には、表面がステップテラス状の平坦な面になっており、表面の粗さが小さいことがわかる。
それに対して、図１７および図１８から明らかなように、アニール温度が１１００℃および１１５０℃であると、表面に局所的に大きなステップバンチングが存在し、うねった形状となっている。そのため、表面の粗さが大きくなってしまう。また、図１４から明らかなように、アニール温度が９００℃では、表面の平坦化が不十分である。なお、図示および詳細な説明を省略するが、水素雰囲気でアニール処理をおこなった場合も、図１３〜図１８と同様の結果が得られた。
つぎに、本実施の形態において表面粗さの指標として用いた粗さの標準偏差Ｒｍｓについて説明する。表面粗さ（粗さの標準偏差）Ｒｍｓは、つぎの（１）式で表される。ただし、Ｚiは、各測定点のＺ値であり、Ｚavは各Ｚ値の平均値であり、Ｎは測定点の数である。Ｚ値とは、図７〜図１２および図１４〜図１８にそれぞれ示すＡＦＭ像の高さＺ方向（高さ方向）の値である。
Figure 2005150398
なお、表面粗さを表す指標として、上述した粗さの標準偏差Ｒｍｓの他に、平均粗さＲａが知られている。平均粗さＲａは、つぎの（２）式で表される。ただし、Ｚcは中心面でのＺ値である。上述した粗さの標準偏差Ｒｍｓは、この平均粗さＲａとほぼ同じ値となる。
Figure 2005150398
以上説明したように、実施の形態によれば、半導体基板１にトレンチ４を形成し、トレンチ側壁４１，４２の保護膜５を除去した後、ゲート絶縁膜７を形成する前に、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中でアニール処理をおこなうことによって、シリコン原子のマイグレーションが起こり、露出した半導体表面が原子レベルで平坦化するので、表面粗さＲｍｓが０．５以下となる平坦な表面のトレンチ側壁４１，４２を得ることができる。それと同時に、トレンチコーナー部４３，４４，４５，４６が丸まる。また、不活性ガスと水素からなり、かつ水素分圧が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下である混合ガス雰囲気中でアニール処理をおこなうことによっても、同様の効果が得られる。したがって、ゲート耐圧のバラツキが抑制されるとともに、ゲート耐圧が向上するので、トレンチＭＯＳ型半導体装置の信頼性が向上し、また歩留まりを改善することができる。
また、実施の形態によれば、トレンチ形成時に使用したマスク３を除去した後にアニール処理をおこなうことによって、マスクを被せたままアニール処理する場合に比べて、突起等のない、滑らかな半導体表面を得ることができる。したがって、トレンチゲート構造を有するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）において、トレンチ内に形成される電極を半導体基板の表面に引き出す場合には、ゲート耐圧が低下するのを抑制することができる。
以上において、本発明は、トレンチの側壁を平坦化したり、トレンチのコーナー部を丸めるだけでなく、トレンチ以外の半導体表面、たとえばプレーナ構造の半導体装置のゲート絶縁膜形成領域を平坦化したり、半導体ウエハの表面を平坦化する場合にも適用することができる。
以上のように、本発明にかかる半導体装置の製造方法および半導体の表面処理方法は、トレンチゲート構造を有する半導体装置の製造に有用であり、特に、トレンチゲート型のパワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の製造に適している。
本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を模式的に示す断面図である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を模式的に示す断面図である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を模式的に示す断面図である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を模式的に示す断面図である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を模式的に示す断面図である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の表面粗さとアニール時の圧力との関係を示す特性図である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の表面粗さとアニール温度との関係を示す特性図である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 本発明の実施の形態にかかる方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＡＦＭ像である。 従来の方法により製造されるトレンチＭＯＳ型半導体装置のトレンチ側壁の様子を拡大して示すＴＥＭ像である。 図１９の一部を拡大して示すＴＥＭ像である。 従来の方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す要部平面図である。 図２１の切断線Ａ−Ａ’における断面構成を従来の製造プロセス順に示す断面図である。 図２１の切断線Ａ−Ａ’における断面構成を従来の製造プロセス順に示す断面図である。 図２１の切断線Ａ−Ａ’における断面構成を従来の製造プロセス順に示す断面図である。 図２１の切断線Ａ−Ａ’における断面構成を従来の製造プロセス順に示す断面図である。 図２１の切断線Ａ−Ａ’における断面構成を従来の製造プロセス順に示す断面図である。
符号の説明
１ 半導体基板
４ トレンチ
７ ゲート絶縁膜
４１，４２ トレンチ側壁
４３，４４，４５，４６ トレンチのコーナー部

Claims (17)

  1. 基板の半導体表面を露出させる工程と、
    水素圧力が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で前記基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化する工程と、
    平坦化した前記半導体表面にゲート絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 基板の半導体表面を露出させる工程と、
    水素圧力が３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で前記基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化する工程と、
    平坦化した前記半導体表面にゲート絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 半導体基板にトレンチを形成する工程と、
    水素圧力が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で前記半導体基板のアニール処理をおこなうことにより、前記トレンチのコーナー部を丸めるとともに、前記トレンチの側壁を平坦化する工程と、
    コーナー部が丸まり、かつ側壁が平坦化した前記トレンチの内面にゲート絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 半導体基板にトレンチを形成する工程と、
    水素圧力が３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で前記半導体基板のアニール処理をおこなうことにより、前記トレンチのコーナー部を丸めるとともに、前記トレンチの側壁を平坦化する工程と、
    コーナー部が丸まり、かつ側壁が平坦化した前記トレンチの内面にゲート絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 基板の半導体表面を露出させる工程と、
    不活性ガスと水素を混合した混合ガス雰囲気中で前記基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化する工程と、
    平坦化した前記半導体表面にゲート絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 半導体基板にトレンチを形成する工程と、
    不活性ガスと水素を混合した混合ガス雰囲気中で前記半導体基板のアニール処理をおこなうことにより、前記トレンチのコーナー部を丸めるとともに、前記トレンチの側壁を平坦化する工程と、
    コーナー部が丸まり、かつ側壁が平坦化した前記トレンチの内面にゲート絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  7. 前記不活性ガスは、アルゴン、ヘリウムおよびネオンのうちのいずれか一つまたは二つ以上を組み合わせたガスであることを特徴とする請求項５または６に記載の半導体装置の製造方法。
  8. 前記アニール処理時の処理温度は、１０００℃以上１０５０℃以下の温度であることを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記アニール処理時の水素分圧は、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の製造方法。
  10. 前記アニール処理時の水素分圧は、３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の製造方法。
  11. 水素圧力が２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で、露出した半導体表面を有する基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化することを特徴とする半導体の表面処理方法。
  12. 水素圧力が３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下の水素雰囲気中で１０００℃以上１０５０℃以下の温度で、露出した半導体表面を有する基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化することを特徴とする半導体の表面処理方法。
  13. 不活性ガスと水素を混合した混合ガス雰囲気中で、露出した半導体表面を有する基板のアニール処理をおこなうことにより、露出した前記半導体表面を平坦化することを特徴とする半導体の表面処理方法。
  14. 前記不活性ガスは、アルゴン、ヘリウムおよびネオンのうちのいずれか一つまたは二つ以上を組み合わせたガスであることを特徴とする請求項１３に記載の半導体の表面処理方法。
  15. 前記アニール処理時の処理温度は、１０００℃以上１０５０℃以下の温度であることを特徴とする請求項１３または１４に記載の半導体の表面処理方法。
  16. 前記アニール処理時の水素分圧は、２００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする請求項１３〜１５のいずれか一つに記載の半導体の表面処理方法。
  17. 前記アニール処理時の水素分圧は、３００Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする請求項１３〜１５のいずれか一つに記載の半導体の表面処理方法。

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