DE102004054561A1 - Verfahren zur Fertigung eines Halbleiterbauelements und Verfahren zur Behandlung einer Halbleiteroberfläche - Google Patents

Verfahren zur Fertigung eines Halbleiterbauelements und Verfahren zur Behandlung einer Halbleiteroberfläche Download PDF

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Abstract

Gemäß der Erfindung wird ein Halbleitersubstrat mit einem in diesem ausgebildeten Graben einer Glühbehandlung unterzogen, und zwar nachdem Schutzfilme von den Grabenseitenwänden entfernt wurden, jedoch bevor ein Gate-Isolierfilm ausgebildet wird, und zwar in einer Wasserstoffatmosphäre, deren Druck größer oder gleich 26600 Pa und kleiner oder gleich 101080 Pa ist, oder in einer Gasgemischatmosphäre, deren Wasserstoffpartialdruck größer oder gleich 26600 Pa und kleiner oder gleich 101080 Pa ist, um eine Siliciumatom-Migration zu bewirken, welche das Planmachen der Grabenseitenwände erleichtert, derart, dass die Oberflächenrautiefe Rms der Grabenseitenwände 0,5 nm oder weniger beträgt und die Grabenecken abgerundet werden. Die Erfindung ist effektiv, um eine Halbleiteroberfläche plan zu machen, insbesondere die Zone der Halbleiteroberfläche, in welcher ein Gate-Isolierfilm ausgebildet werden soll, derart, dass die Oberflächenrautiefe Rms 0,5 nm oder weniger beträgt. Bei der Fertigung eines Trench-MOS-Halbleiterbauelementes ist die Erfindung effektiv, um die Grabenseitenwandoberflächen plan zu machen und die Grabenecken abzurunden.

Description

  • Die Erfindung betrifft ein Verfahren zur Fertigung eines Halbleiterbauelements, das den Schritt beinhaltet, einen Halbleiter einer Glühbehandlung zu unterziehen, um die freiliegende Oberfläche des Halbleiters plan zu machen. Insbesondere betrifft die Erfindung ein Verfahren zur Behandlung einer Halbleiteroberfläche, welches den Schritt beinhaltet, die Oberfläche einer Zone, in welcher ein Gate-Isolierfilm ausgebildet werden soll (nachfolgend als "Gate-Isolierfilmausbildungszone" bezeichnet), plan zu machen, bevor der Gate-Isolierfilm ausgebildet wird. Die Erfindung betrifft auch ein Verfahren zur Behandlung einer Halbleiteroberfläche, das den Schritt beinhaltet, die Seitenwand eines in einem Halbleitersubstrat ausgebildeten Grabens plan zu machen und gleichzeitig die Ecken des Grabens abzurunden.
  • Unter Nutzung eines Grabens gefertigte Halbleiterbauelemente beinhalten ein Halbleiterbauelement, dessen Aufbau einen Graben ("Trench") und einen in dem Graben befindlichen Gate-Isolierfilm beinhaltet (nachfolgend als "Trench-MOS-Halbleiterbauelement" bezeichnet). Für gewöhnlich wird das Trench-MOS-Halbleiterbauelement durch den Schritt des Ausbildens eines Grabens in einem Halbleiter und den anschließenden Schritt des Ausbildens eines Gate-Isolierfilms in diesem Graben gefertigt. 21 bis 26 zeigen die Anordnungen in den aufeinanderfolgenden Schritten eines herkömmlichen Verfahrens zur Fertigung eines Trench-MOS-Halbleiterbauelementes. 21 ist eine Draufsicht eines Hauptteils eines Trench-MOS-Halbleiterbauelementes. 22 bis 26 sind Querschnitte entlang Schnittlinie A-A' von 21, welche jeweils eine Anordnung bei einer der aufeinanderfolgenden Schritte des herkömmlichen Fertigungsverfahrens zeigen. 26 ist die Querschnittansicht, die der in 21 dargestellten Draufsicht entspricht.
  • Wie in den 21 bis 26 dargestellt, ist ein Graben 4 in einem Halbleitersubstrat 1 ausgebildet. Eine Polysilicium-Gate-Elektrode 8 ist im Graben 4 ausgebildet, wobei ein Gate-Isolierfilm 7 zwischen dem Graben 4 und der Gate-Elektrode 8 angeordnet ist. Die Gate-Elektrode 8 erstreckt sich von der Kante des Grabens 4 auf einen Oxid-Dickfilm 9. Auch wenn dies nicht dargestellt ist, ist eine Metallverdrahtung oberhalb des sich auf dem Oxid-Dickfilm 9 erstreckenden Abschnittes der Gate-Elektrode 8 ausgebildet, wobei ein Zwischenschichtisolierfilm zwischen dem Oxid-Dickfilm 9 und der Metallverdrahtung angeordnet ist. Die Gate-Elektrode 8 ist mit der Metallverdrahtung über ein Kontaktloch verbunden, das durch den Zwischenschichtisolierfilm hindurch ausgebildet ist.
  • Nachfolgend wird das herkömmliche Verfahren zur Fertigung des zuvor beschriebenen Trench-MOS-Halbleiterbauelementes beschrieben. Wie in 22 dargestellt, ist ein Oxid-Dickfilm 9 auf einem Siliciumhalbleitersubstrat 1 vom n-Typ ausgebildet, der eine auf seiner Rückseite ausgebildete Drainschicht 11 vom n+-Typ beinhaltet. Dann wird ein Wannenzone 2 vom p-Typ selektiv auf der Oberfläche des Halbleiterbauelementes 1 ausgebildet. Dann wird eine aus einem Siliciumoxidfilm bestehende Maske 3 mit einem gewünschten Muster auf der Wannenzone 2 ausgebildet. Dann wird der unter der Öffnung der Maske 3 befindliche Teil des Halbleiters durch ein Graben-Ätzverfahren unter Verwendung der Maske 3 entfernt, um einen Graben 4 auszubilden. Bei diesem Schritt wird ein aus SiO2 bestehender Seitenwandschutzfilm 5 auf der Seitenwand des Grabens 4 ausgebildet.
  • Dann wird der Seitenwandschutzfilm 5 durch ein HF-Ätzmittel entfernt, wie in 23 gezeigt. In diesem Schritt weicht der Rand der Maske 3 von der Öffnungskante des Grabens 4 zurück, wodurch die Öffnung der Maske 3 erweitert wird. Dann wird ein isotropes Ätzen ausgeführt, wie dargestellt in 24, um die an der Innenfläche des Grabens 4 verursachten Beschädigungen zu entfernen. Bei diesem Schritt werden die Seitenwände 41 und 42 des Grabens 4 plan gemacht und die Ecken 43 und 44 am Boden des Grabens 4 werden abgerundet. Dann wird ein Opfer-Oxidfilm 6 durch thermische Oxidation ausgebildet, wie in 25 dargestellt.
  • Dann wird der Opfer-Oxidfilm 6 entfernt. Durch Entfernen des Opfer-Oxidfilms 6 werden die Ecken 45 und 46 an der Öffnungskante des Grabens abgerundet, wie in 26 gezeigt, und im Graben 4 befindliche Fremdmaterialien werden entfernt. Dann wird ein Gate-Isolierfilm 7 ausgebildet, und der vom Gate-Isolierfilm 7 umgebene Freiraum im Graben 4 wird mit einer Polysiliciumschicht aufgefüllt, die später die Gate-Elektrode 8 bildet. Die Polysiliciumschicht wird zurückgeätzt, wobei ein Abschnitt von ihr zurückbleibt, der sich auf einem Oxid-Dickfilm 9 befindet. Die bisher beschriebenen Anordnungen sind in 26 dargestellt. Dann wird ein Trench-MOS-Halbleiterbauelement durch Ausbildung einer Source-Zone und ähnlicher Strukturzonen ausgebildet.
  • Zum Abrunden der Grabenecken 45 und 46 an der Öffnungskante des Grabens mittels des herkömmlichen Fertigungsverfahrens ist es erforderlich, den Opfer-Oxidfilm 6 dicker zu machen. Da der Maskenrand bei der Entfernung des Seitenwandschutzfilms 5 von der Öffnungskante des Grabens nach hinten verschoben wird, wird der Graben 4 durch das anschließende isotrope Ätzen erweitert. Da die Verbreiterung des Grabens 4 sich in Abhängigkeit von der Strecke ändert, um die die Maske 3 zurückweicht, wird eine schwankende Öffnungsbreite des Grabens 4 bedingt. Eine Änderung der Grabenbreite mit der Folge einer geringeren Maskenpositionierungsgenauigkeit ist für die Realisierung einer feineren Struktur schädlich.
  • Die Erfinder der vorliegenden Erfindung haben in der japanischen Patentanmeldung 2002-024778 ein Verfahren beschrieben, welches das Abrunden der Grabenecken und das Planmachen der Grabenseitenwände erleichtert, ohne die Breite der Grabenöffnung zu vergrößern, und zwar dadurch, dass eine Glühbehandlung in einer Wasserstoffatmosphäre ausgeführt wird, nachdem die Schutzfilme auf den Grabenseitenwänden entfernt wurden, jedoch bevor der Gate-Isolierfilm ausgebildet wird. Jedoch versagt das in der oben angegebenen Patentanmeldung beschriebene Verfahren dabei, die Oberflächenrauhtiefe der Grabenseitenwände in zufriedenstellender Weise zu steuern.
  • Es wurde bestätigt, dass die Oberflächenrauhtiefe (Mittenrauhwert) Ra der Grabenseitenwände durch ein Verfahren verringert wird, das dem in der japanischen Patentanmeldung 2002-024778 beschriebenen Verfahren ähnlich ist, und zwar in Abhängigkeit von der Glühtemperatur in einer Wasserstoffatmosphäre (vgl. JP-P2002-231945 A (Seite 4, 3)). Dieses Patentdokument fasst die Ergebnisse der Glühbehandlungsversuche, die bei 950 °C, 1050 °C und 1150 °C ausgeführt wurden, so zusammen, dass die Oberflächenrauhtiefe Ra der Grabenseitenwände durch die Glühbehandlung, welche bei einer Temperatur von 950 °C oder mehr in einer Wasserstoffatmosphäre ausgeführt wird, verringert wird.
  • Jedoch beträgt die Oberflächenrauhtiefe Ra, die mittels der bei einer Temperatur von 950 °C oder mehr in einer Wasserstoffatmosphäre erfolgenden Glühbehandlung erzielt wird, ungefähr 1,0, was anzeigt, dass die Oberfläche nicht eben genug ist. Die Oberflächenrauhtiefe Ra gibt die über die gesamte Oberfläche gemittelte Höhe der Unregelmäßigkeiten an. Daher können, sogar wenn die Oberflächenrauhtiefe Ra den Wert 1,0 hat, hohe konvexe Abschnitte und/oder tiefe konkave Abschnitte vorhanden sein, welche diesen Durchschnittswert überschreiten. Wenn sich derart große Unregelmäßigkeiten auf der Halbleiteroberfläche einer Gate-Isolierfilmausbildungszone befinden, wird an den Unregelmäßigkeiten ein dielektrischer Durchschlag verursacht.
  • In Anbetracht des gerade Beschriebenen wird angestrebt, die zuvor beschriebenen Probleme zu beheben. Es wird angestrebt, ein Verfahren zur Fertigung eines Halbleiterbauelementes sowie ein Verfahren zur Behandlung einer Halbleiteroberfläche bereitzustellen, die ein Planmachen der Halbleiteroberfläche, insbesondere der Halbleiteroberfläche einer Gate-Isolierfilmausbildungszone vereinfachen, derart, dass die Oberflächenrauhtiefe (quadratischer Rauhtiefenmittelwert) Rms 0,5 oder weniger beträgt. Es wird ebenfalls angestrebt, ein Verfahren zur Fertigung eines Trench-MOS-Halbleiterbauelementes bereitzustellen, das ein Planmachen der Oberfläche der Grabenseitenwände erleichtert, derart, dass die Oberflächenrauhtiefe Rms 0,5 oder weniger beträgt und die Grabenecken abgerundet werden.
  • Die zuvor beschriebenen Ziele können jeweils durch Verfahren zur Fertigung eines Halbleiterbauelementes in Übereinstimmung mit den Ansprüchen 1 bis 4 und durch Verfahren zur Behandlung einer Halbleiteroberfläche in Übereinstimmung mit den Ansprüchen 5 bis 8 erreicht werden.
  • Gemäß einem ersten und einem zweiten Aspekt der Erfindung führt die durch die Glühbehandlung bewirkte Oberflächendiffusion (Migration) der Siliciumatome zu einem Planmachen der Halbleiteroberfläche der Grabenseitenwand und einer Zone, in welcher ein Gate-Isolierfilm ausgebildet werden soll, und zwar auf atomarer Ebene, derart, dass der quadratische Rauhtiefenmittelwert Rms der Halbleiteroberfläche 0,5 nm oder weniger beträgt.
  • Gemäß einem dritten und vierten Aspekt der Erfindung führt die durch die Glühbehandlung verursachte Migration der Siliciumatome zu einem Planmachen der Grabenseitenwandoberfläche auf atomarer Ebene, derart, dass die Oberflächenrauhtiefe Rms 0,5 nm oder weniger beträgt. Abschnitte, deren Kurvenradien kurz sind, beispielsweise die Grabenecken, werden abgerundet.
  • Gemäß einem fünften und sechsten Aspekt der Erfindung führt die durch die Glühbehandlung bewirkte Migration der Siliciumatome zu einem Planmachen der Halbleiteroberfläche des Wafers. Daher werden Wafer mit ebener Oberfläche erzielt, bei denen die Rauhtiefe Rms 0,5 nm oder weniger beträgt.
  • Gemäß einem siebten und achten Aspekt der Erfindung führt die durch die Glühbehandlung bewirkte Migration der Siliciumatome zu einem Planmachen der Halbleiteroberfläche des Wafers, derart, dass die Oberflächenrauhtiefe Rms 0,5 nm oder weniger beträgt.
  • Gemäß der Erfindung erfolgt eine Migration der Siliciumatome während der Glühbehandlung. Da die Migration der Siliciumatome auf atomarer Ebene zu einem Planmachen der Halbleiteroberflächen, beispielsweise der Gate-Isolierfilmausbildungszonen in den Grabenseitenwänden und den Waferoberflächen führt, werden ebene Halbleiteroberflächen erzielt, deren quadratischer Rauhtiefenmittelwert 0,5 oder weniger beträgt. Wenn sich ein Graben im Halbleitersubstrat befindet, werden die Grabenseitenwände plan gemacht und die Grabenecken und Abschnitte, deren Krümmungsradien klein sind, werden abgerundet. Da eine Schwankung der Gate-Durchschlagspannung beseitigt wird und die Gate-Durchschlagspannung beispielsweise in einem Trench-MOS-Halbleiterbauelement verbessert wird, wird die Zuverlässigkeit des Halbleiterbauelements verbessert und es werden zuverlässige Halbleiterbauelemente mit verbessertem Durchsatz gefertigt.
  • Ausführungsbeispiele der Erfindung werden nachfolgend anhand der beiliegenden Zeichnungen näher erläutert; es zeigen:
  • 1 einen Querschnitt, welcher schematisch eine Anordnung bei einem Schritt zur Fertigung eines Trench-MOS-Halbleiterbauelementes gemäß einem Ausführungsbeispiel der Erfindung darstellt;
  • 2 einen Querschnitt, welcher schematisch die Anordnung des auf den Schritt von 1 folgenden Schrittes zur Fertigung des Trench-MOS-Halbleiterbauelementes gemäß dem Ausführungsbeispiel der Erfindung zeigt;
  • 3 einen Querschnitt, welcher schematisch die Anordnung des auf den Schritt von 2 folgenden Schrittes zur Fertigung des Trench-MOS-Halbleiterbauelementes gemäß dem Ausführungsbeispiel der Erfindung zeigt;
  • 4 einen Querschnitt, welcher schematisch die Anordnung des auf den Schritt von 3 folgenden Schrittes zur Fertigung des Trench-MOS-Halbleiterbauelementes gemäß dem Ausführungsbeispiel der Erfindung zeigt;
  • 5 einen Querschnitt, welcher schematisch die Anordnung des auf den Schritt von 4 folgenden Schrittes zur Fertigung des Trench-MOS-Halbleiterbauelementes gemäß dem Ausführungsbeispiel der Erfindung zeigt;
  • 6 einen Graph, welcher die Beziehung zwischen dem Wasserstoffdruck, bei dem die Glühbehandlung erfolgt, und der Oberflächenrauhtiefe der Grabenseitenwand im Trench- MOS-Halbleiterbauelement darstellt, das mittels des erfindungsgemäßen Verfahrens gefertigt wird;
  • 7 ein Bild eines Rasterkraftmikroskops (nachfolgend als "AFM-Bild" bezeichnet), welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1000 °C einer Glühbehandlung unter einem Wasserstoffdruck von 1330 Pa (10 Torr) unterzogen wurde;
  • 8 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1000 °C einer Glühbehandlung unter einem Wasserstoffdruck von 5320 Pa (40 Torr) unterzogen wurde;
  • 9 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1000 °C einer Glühbehandlung unter einem Wasserstoffdruck von 13300 Pa (100 Torr) unterzogen wurde;
  • 10 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1000 °C einer Glühbehandlung unter einem Wasserstoffdruck von 39900 Pa (300 Torr) unterzogen wurde;
  • 11 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1000 °C einer Glühbehandlung unter einem Wasserstoffdruck von 66500 Pa (500 Torr) unterzogen wurde;
  • 12 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1000 °C einer Glühbehandlung unter einem Wasserstoffdruck von 101080 Pa (760 Torr) unterzogen wurde;
  • 13 einen Graph, welcher die Beziehung zwischen Glühtemperatur und Oberflächenrauhtiefe der Grabenseitenwand im Trench-MOS-Halbleiterbauelement darstellt, das mittels des erfindungsgemäßen Verfahrens gefertigt wurde;
  • 14 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 900 °C einer Glühbehandlung in einer Gasgemischatmosphäre unterzogen wurde, die Wasserstoff mit einem Partialdruck vom 101080 Pa (760 Torr) enthält;
  • 15 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1000 °C einer Glühbehandlung in einer Gasgemischatmosphäre unterzogen wurde, die Wasserstoff mit einem Partialdruck vom 101080 Pa (760 Torr) enthält;
  • 16 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1050 °C einer Glühbehandlung in einer Gasgemischatmosphäre unterzogen wurde, die Wasserstoff mit einem Partialdruck vom 101080 Pa (760 Torr) enthält;
  • 17 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1100 °C einer Glühbehandlung in einer Gasgemischatmosphäre unterzogen wurde, die Wasserstoff mit einem Partialdruck vom 101080 Pa (760 Torr) enthält;
  • 18 ein AFM-Bild, welches eine vergrößerte Ansicht der Grabenseitenwand zeigt, die drei Minuten lang bei 1150 °C einer Glühbehandlung in einer Gasgemischatmosphäre unterzogen wurde, die Wasserstoff mit einem Partialdruck vom 101080 Pa (760 Torr) enthält;
  • 19 ein TEM-Bild, welches einen vergrößerten Querschnitt der Grabenseitenwand im Trench-MOS-Halbleiterbauelement zeigt, das mittels des herkömmlichen Verfahrens gefertigt wurde;
  • 20 ein TEM-Bild, welches eine Vergrößerung eines Bildteils von 19 zeigt;
  • 21 eine Draufsicht, welche eine Anordnung bei einem Schritt eines herkömmlichen Verfahrens zur Fertigung eines Trench-MOS-Halbleiterbauelementes zeigt;
  • 22 einen Querschnitt, welcher eine Anordnung entlang der Schnittlinie A-A' von 21 bei einem Schritt des herkömmlichen Verfahrens zur Fertigung des Trench-MOS-Halbleiterbauelementes zeigt;
  • 23 einen Querschnitt, welcher die Anordnung entlang Schnittlinie A-A' von 21 bei dem sich an den Schritt von 22 anschließenden Schritt des herkömmlichen Verfahrens zur Fertigung des Trench-MOS-Halbleiterbauelementes zeigt;
  • 24 einen Querschnitt, welcher die Anordnung entlang Schnittlinie A-A' von 21 bei dem sich an den Schritt von 23 anschließenden Schritt des herkömmlichen Verfahrens zur Fertigung des Trench-MOS-Halbleiterbauelementes zeigt;
  • 25 einen Querschnitt, welcher die Anordnung entlang Schnittlinie A-A' von 21 bei dem sich an den Schritt von 24 anschließenden Schritt des herkömmlichen Verfahrens zur Fertigung des Trench-MOS-Halbleiterbauelementes zeigt;
  • 26 einen Querschnitt, welcher die Anordnung entlang Schnittlinie A-A' von 21 bei dem sich an den Schritt von 25 anschließenden Schritt des herkömmlichen Verfahrens zur Fertigung des Trench-MOS-Halbleiterbauelementes zeigt;
  • 1 bis 5 sind Querschnitte, welche jeweils schematisch eine Anordnung bei einem der aufeinanderfolgenden Schritte zur Fertigung eines Trench-MOS-Halbleiterbauelementes gemäß einem Ausführungsbeispiel der Erfindung zeigen. Zuerst wird eine nicht dargestellte Wannenzone und dergleichen in einem Siliciumhalbleitersubstrat 1 mittels des herkömmlichen Verfahrens zur Fertigung eines Trench-MOS-Halbleiterbauelementes ausgebildet. Dann wird ein Siliciumoxidfilm 31, der als Maske fungieren soll, auf dem Halbleitersubstrat 1 ausgebildet.
  • Dann wird eine aus Photoresist und dergleichen bestehende nicht dargestellte Maske, welche ein Muster aufweist, das eine Öffnung zur Ausbildung einer Zone beinhaltet, in der ein Graben erzeugt werden soll (Grabenausbildungszone) auf dem Siliciumoxidfilm 31 ausgebildet. Danach wird der Siliciumoxidfilm 31 unter Verwendung der Resistmaske geätzt, um eine Maske 3 mit einem vorbestimmten Grabenmuster auszubilden, wie in 2 dargestellt. Dann wird ein Graben 4 im Halbleitersubstrat 1 erzeugt, indem das Halbleitersubstrat unter Anwendung des RIE-(Reactive Ion Etching)-Verfahrens oder eines ähnlichen anisotropen Ätzverfahrens unter Verwendung der Maske 3 geätzt wird. In Verbindung mit der Erzeugung des Grabens 4 wird ein SiO2-Schutzfilm 5 auf der Grabenseitenwand ausgebildet.
  • Dann werden der Seitenwandschutzfilm 5 und die Maske 3 durch einen Ätzvorgang unter Verwendung eines HF-Ätzmittels entfernt. Dann wird das Halbleitersubstrat mit Wasser gewaschen und trockengeschleudert. Dann wird das gewaschene Halbleitersubstrat einer Glühbehandlung in einer Wasserstoffatmosphäre unterzogen. Vorzugsweise ist die Glühtemperatur in einem Bereich von 1000 °C bis 1050 °C festgelegt. Der Grund dafür wird später noch beschrieben. Vorzugsweise ist der Druck im Inneren des Ofens auf einen Wert größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) festgelegt. Alternativ kann auch problemlos eine Atmosphäre aus einem Wasserstoff und ein Inertgas enthaltenden Gasgemisch für die Atmosphäre im Inneren des Ofens verwendet werden. Wenn eine aus einem Gasgemisch bestehende Atmosphäre verwendet wird, wird bevorzugt, den Wasserstoffpartialdruck auf einen Wert größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) festzulegen.
  • Ungeachtet der Tatsache, ob eine Wasserstoffatmosphäre oder eine aus einem Gasgemisch bestehende Atmosphäre verwendet wird, wird bevorzugt, dass der Wasserstoffdruck an der freiliegenden Halbleiteroberfläche einen Wert größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) hat. Der Grund dafür wird später noch beschrieben. Argon, Helium oder Neon können als das im Wasserstoffgasgemisch enthaltene Inertgas verwendet werden. Diese Inertgase können allein oder in geeigneter Kombination verwendet werden.
  • Siliciumatome migrieren während der Glühbehandlung. Daher erfolgt ein Planmachen der während der Glühbehandlung freiliegenden Grabenseitenwände 41 und 42, und die Grabenecken 43, 44, 45 und 46 werden abgerundet. Es wird bevorzugt, dass die Oberflächenrauhtiefe Rms der plan gemachten Grabenseitenwände 41 und 42 einen Wert von 0,5 nm oder weniger hat, und zwar im Hinblick auf die Zuverlässigkeit des Gate-Isolierfilms 7. Daher wird die Glühbehandlung so ausgeführt, dass die Oberflächenrauhtiefe Rms der Grabenseitenwände 41 und 42 einen Wert kleiner oder gleich 0,5 nm haben kann. Der Grund dafür, dass eine Oberflächenrauhtiefe Rms von 0,5 nm oder weniger bevorzugt wird, wird später noch erläutert.
  • Kristalldefekte werden durch die Glühbehandlung entfernt. Da außerdem die freiliegende Siliciumoberfläche bedingt durch die Wasserstoff-Abschluß inaktiviert wird, werden die nachteiligen Effekte einer Kontaminierung verringert. Die Glühbehandlungszeit wird unter Berücksichtigung der Halbleiteroberflächenrauhtiefe an den Grabenseitenwänden 41 und 42 und unter Berücksichtigung der Rundheit der Grabenecken 43, 44, 45 und 46 geeignet gewählt.
  • Wie in 5 gezeigt, wird ein Gate-Isolierfilm 7 entlang der Innenfläche des Grabens ausgebildet. Eine Polysiliciumschicht, die später eine Gate-Elektrode 8 bildet, wird auf dem Gate-Isolierfilm 7 im Graben 4 abgelagert. Auch wenn dies nicht dargestellt ist, werden eine Source- und eine Drain-Zone ausgebildet, ein Zwischenschichtisolierfilm wird abgelagert, eine Metallverdrahtung erzeugt und ein Passivierungsfilm ausgebildet. Somit wird ein Trench-MOSFET fertiggestellt.
  • Nachfolgend wird der Grund dafür beschrieben, dass eine Oberflächenrauhtiefe Rms von 0,5 nm oder weniger bevorzugt wird. Die Erfinder der vorliegenden Erfindung haben durch thermische Oxidation einen Opfer-Oxidfilm ausgebildet und den Opfer-Oxidfilm durch das herkömmliche Fertigungsverfahren entfernt, um nach dem Grabenätzen die Beschädigungsschicht zu entfernen, die Grabenecken abzurunden und Fremdmaterialien zu entfernen. Und die Erfinder der vorliegenden Erfindung haben die Grabenseitenwände nach dem Entfernen des Opfer-Oxidfilms unter einem Transmissionselektronenmikroskop (nachfolgend als "TEM" bezeichnet) betrachtet. 19 ist ein TEM-Bild, welches einen vergrößerten Querschnitt der Grabenseitenwand zeigt. 20 ist ein TEM-Bild, welches vergrößert einen Defekt (konkaven Abschnitt) zeigt, der in der Grabenseitenwand aufgetreten ist. In 19 stellt der schwarze Teil in der linken Hälfte der Figur den Graben, der weiße Teil in der rechten Hälfte der Figur das Siliciumsubstrat, und die Schicht zwischen dem schwarzen und dem weißen Teil den Oxidfilm dar.
  • Wie 19 und 20 angeben, werden durch das herkömmliche Fertigungsverfahren konkave Abschnitte von einer Größe im zweistelligen nm-Bereich im Siliciumabschnitt der Grabenseitenwand verursacht. Als Ergebnis der Untersuchung der Beziehung zwischen den durch die lokalen Unregelmäßigkeiten verursachten Defekten und der Zuverlässigkeit des Bauelementes wurde gefunden, dass die Defekte die Zuverlässigkeit des Bauelementes stark beeinträchtigen. Es wurde gefunden, dass die Grabenseitenwand auf atomarer Ebene plan sein soff und eine Oberflächenrauhtiefe Rms von 0,5 nm oder weniger effektiv ist, um die Zuverlässigkeit des Bauelementes nicht zu beeinträchtigen.
  • Nachfolgend wird der Grund dafür beschrieben, dass der Wasserstoffdruck im Ofen, der für die Glühbehandlung des Halbleitersubstrats in einer Wasserstoffatmosphäre verwendet wird, vorzugsweise einen Wert größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) haben soll, oder der Grund dafür, dass der Wasserstoffpartialdruck im Ofen, der für die Glühbehandlung des Halbleitersubstrats in einer Gasgemischatmosphäre verwendet wird, vorzugsweise einen Wert größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) haben soll. Die Erfinder der vorliegenden Erfindung haben die Beziehung zwischen dem Druck im Ofen, in dem das Halbleitersubstrat, vor Ausbildung des Gate-Isolierfilms, drei Minuten lang bei 1000 °C einer Glühbehandlung in einer Wasserstoffatmosphäre unterzogen wird, und der Oberflächenrauhtiefe Rms der Grabenseitenwand nach der Glühbehandlung untersucht. Der Druck in dem für die Glühbehandlung verwendeten Ofen wurde auf 1330 Pa (10 Torr), 5320 Pa (40 Torr), 13300 Pa (100 Torr), 39900 Pa (300 Torr), 66500 Pa (500 Torr) und 101080 Pa (760 Torr) festgesetzt.
  • Die Ergebnisse sind in den 6 bis 12 wiedergegeben. 6 ist eine Kurve, welche die Beziehung zwischen der Oberflächenrauhtiefe Rms der Grabenseitenwand nach der Glühbehandlung und dem Druck im Ofen während der Glühbehandlung darstellt. 7 ist ein Rasterkraftmikroskopbild (AFM-Bild) der Grabenseitenwandoberfläche, die einer Glühbehandlung unter einem Wasserstoffdruck von 1330 Pa (10 Torr) unterzogen wurde. 8 ist ein AFM-Bild der Grabenseitenwandoberfläche, die einer Glühbehandlung unter einem Wasserstoffdruck von 5320 Pa (40 Torr) unterzogen wurde. 9 ist ein AFM-Bild der Grabenseitenwandoberfläche, die einer Glühbehandlung unter einem Wasserstoffdruck von 13300 Pa (100 Torr) unterzogen wurde. 10 ist ein AFM-Bild der Grabenseitenwandoberfläche, die einer Glühbehandlung unter einem Wasserstoffdruck von 39900 Pa (300 Torr) unterzogen wurde. 11 ist ein AFM-Bild der Grabenseitenwandoberfläche, die einer Glühbehandlung unter einem Wasserstoffdruck von 66500 Pa (500 Torr) unterzogen wurde. 12 ist ein AFM-Bild der Grabenseitenwandoberfläche, die einer Glühbehandlung unter einem Wasserstoffdruck von 101080 Pa (760 Torr) unterzogen wurde.
  • Wie 6 klar angibt, ist die Grabenseitenwand in ausreichender Weise plan gemacht, derart, dass die Oberflächenrauhtiefe Rms der Grabenseitenwand 0,5 nm oder weniger beträgt, dadurch, dass das Halbleitersubstrat einer Glühbehandlung in einer Wasserstoffatmosphäre unter einem Ofendruck größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) unterzogen wird. Dies wurde auch durch die in den 7 bis 12 dargestellten AFM-Bilder bestätigt. Wie die 10 bis 12 klar zeigen, ist die Oberfläche der Grabenseitenwand als Terrasse mit einer ebenen Stufe ausgebildet, wenn der Druck im Ofen 39900 Pa (300 Torr) oder mehr beträgt. Im Gegensatz dazu ist die Oberfläche der Grabenseitenwand wellig, bedingt durch aufgeworfene große lokale Stufen, wie in den 7 bis 9 dargestellt ist, wenn der Druck im Inneren des Ofens 13300 Pa (100 Torr) oder weniger beträgt, was eine große Oberflächenrauhtiefe verursacht.
  • Auch wenn dies weder dargestellt noch detailliert beschrieben ist, werden die gleichen Ergebnisse wie in den 6 bis 12 dargestellt erzielt, wenn die Glühbehandlung in einer aus einem Gasgemisch bestehenden Atmosphäre ausgeführt wird. Kurz gesagt kann der Begriff "Wasserstoffatmosphäre" in der vorhergehenden Beschreibung durch den Begriff "Gasgemischatmosphäre", und der Ausdruck "Druck im Inneren des Ofens" durch den Ausdruck "Wasserstoffpartialdruck im Ofen" ersetzt werden.
  • Nachfolgend wird der Grund dafür beschrieben, dass die Glühtemperatur vorzugsweise zwischen 1000 °C und 1050 °C liegt. Ein Wandern der Siliciumatome erfolgt zwar auch bei einer Glühtemperatur von weniger als 1000 °C, jedoch werden die Grabenseitenwände ungenügend plan gemacht und die Grabenecken ungenügend abgerundet. Wenn die Glühtemperatur größer als 1050 °C ist, tritt eine durch einen gekrümmten Verlauf bedingte Hinterschneidung bei der Form des Grabens auf. Die im Graben verursachte Hinterschneidung bedingt weiter einen nicht mit Polysilicium aufgefüllten Freiraum, wenn in einem später ausgeführten Schritt der Graben mit Polysilicium angefüllt wird.
  • Die Erfinder der vorliegenden Erfindung haben die Beziehung zwischen der Glühtemperatur und der Oberflächenrauhtiefe Rms der Grabenseitenwand untersucht, nachdem drei Minuten lang eine Glühbehandlung in einer Gasgemischatmosphäre ausgeführt wurde, die Wasserstoff unter einem Partialdruck von 101080 Pa (760 Torr) und Argon enthielt, bevor der Gate-Isolierfilm ausgebildet wurde. Die Glühtemperatur wurde auf 900 °C, 1000 °C, 1050 °C, 1100 °C und 1150 °C festgesetzt.
  • Die Ergebnisse sind in den 13 bis 18 dargestellt. 13 ist ein Graph, welcher die Beziehung zwischen der Oberflächenrauhtiefe Rms und der Glühtemperatur darstellt. 14 ist ein AFM-Bild der Grabenseitenwandoberfläche, die bei 900 °C einer Glühbehandlung unterzogen wurde. 15 ist ein AFM-Bild der Grabenseitenwandoberfläche, die bei 1000 °C einer Glühbehandlung unterzogen wurde. 16 ist ein AFM-Bild der Grabenseitenwandoberfläche, die bei 1050 °C einer Glühbehandlung unterzogen wurde. 17 ist ein AFM-Bild der Grabenseitenwandoberfläche, die bei 1100 °C einer Glühbehandlung unterzogen wurde. 18 ist ein AFM-Bild der Grabenseitenwandoberfläche, die bei 1150 °C einer Glühbehandlung unterzogen wurde.
  • Wie in 13 angegeben, wird die Grabenseitenwand in ausreichender Weise dadurch plan gemacht, dass eine Glühbehandlung des Halbleitersubstrats bei einer Temperatur zwischen 1000 °C und 1050 °C erfolgt, derart, dass die Oberflächenrauhtiefe Rms der Grabenseitenwand 0,5 nm oder weniger beträgt. Dies wurde ebenso durch die in den 14 bis 18 dargestellten AFM-Bilder bestätigt. Wie aus den 15 und 16 zu ersehen, hat die Oberfläche der Grabenseitenwand die Form einer Terrasse mit ebener Stufe von geringer Oberflächenrauhtiefe, wenn die Glühtemperatur 1000 °C oder 1050 °C beträgt.
  • Im Gegensatz dazu ist die Oberfläche der Grabenseitenwand wellig, bedingt durch eine aufgeworfene große lokale Stufe, wie in den 17 bis 18 dargestellt ist, wenn die Glühtemperatur 1100 °C oder 1150 °C beträgt, was eine große Oberflächenrauhtiefe zur Folge hat. Wie aus 14 zu ersehen, wird die Grabenseitenwand nicht in ausreichender Weise plan gemacht, wenn die Glühtemperatur 900 °C beträgt. Auch wenn dies weder dargestellt noch detailliert beschrieben ist, werden die gleichen Ergebnisse wie in den 13 bis 18 dargestellt erzielt, wenn die Glühbehandlung in einer Gasgemischatmosphäre ausgeführt wird.
  • Nachfolgend wird der quadratische Rauhtiefenmittelwert Rms beschrieben, der zur Angabe der Oberflächenrauhtiefe gemäß der Erfindung verwendet wird. Die Oberflächenrauhtiefe Rms ist durch die folgende Formel (1) gegeben, wobei Zi den Z-Wert an jedem Messpunkt, Zav den Mittelwert der Z-Werte, und N die Anzahl der Messpunkte repräsentiert. Der Z-Wert ist der Wert in Z-Richtung (Höhenrichtung) an einem Messpunkt eines AFM-Bildes einer beliebigen der 7 bis 12 und der 14 bis 18.
  • Figure 00100001
  • Der Mittenrauhwert Ra wird ebenfalls zur Angabe der Oberflächenrauhtiefe verwendet. Der Mittenrauhwert Ra ist durch die folgende Formel (2) gegeben, wobei Zc den Z-Wert in der Mittelebene darstellt. Der quadratische Rauhtiefenmittelwert Rms entspricht fast dem Wert des Mittenrauhwertes Ra.
  • Figure 00110001
  • Wie zuvor beschrieben, wird das Halbleitersubstrat 1 mit dem darin ausgebildeten Graben 4 gemäß dem Ausführungsbeispiel einer Glühbehandlung unterzogen, nachdem die Schutzfilme 5 von den Grabenseitenwänden 41 und 42 entfernt wurden, jedoch bevor der Gate-Isolierfilm 7 in einer Wasserstoffatmosphäre erzeugt wird, deren Druck größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) ist. Da die freiliegende Halbleiteroberfläche aufgrund der durch die Glühbehandlung bedingten Migration der Siliciumatome auf atomarer Ebene plan gemacht ist, sind die Grabenseitenwände 41 und 42 ausreichend eben, derart, dass die Oberflächenrauhtiefe Rms 0,5 nm oder weniger beträgt. Gleichzeitig werden die Grabenecken 43, 44, 45 und 46 durch die Glühbehandlung abgerundet. Die gleichen Effekte werden erzielt, wenn das Halbleitersubstrat mit dem darin ausgebildeten Graben 4 einer Glühbehandlung in einer Gasgemischatmosphäre unterzogen wird, deren Wasserstoffpartialdruck einen Wert größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) hat. Da ein Schwanken der Gate-Durchschlagspannung verhindert wird und da die Gate-Durchschlagspannung erhöht ist, sind die Zuverlässigkeit des Trench-MOS-Halbleiterbauelementes verbessert und der Fertigungsdurchsatz der Trench-MOS-Halbleiterbauelemente vergrößert.
  • Die Glühbehandlung gemäß dem Ausführungsbeispiel, die nach Entfernen der zur Ausbildung des Grabens verwendeten Maske 3 ausgeführt wird, erleichtert das Erzielen einer glatteren Halbleiteroberfläche, die weder Vorsprünge noch andere ähnliche Defekte aufweist, und zwar im Vergleich zu einer Glühbehandlung des Halbleitersubstrates mit darauf verbleibender Maske 3. Daher wird ein Abdrain der Gate-Durchschlagspannung eines MOSFET mit einer Trench-Gate-Struktur (Isolierschicht-Feldeffekttransistor) verhindert, sogar wenn die im Graben ausgebildete Elektrode auf die Oberfläche des Halbleitersubstrats herausgeführt ist.
  • Wie zuvor beschrieben, lässt sich die Erfindung für ein Planmachen der Grabenseitenwände und für ein Abrunden der Grabenecken anwenden. Die Erfindung lässt sich ebenfalls für ein Planmachen der Halbleiteroberfläche außer der Grabenoberfläche anwenden. Beispielsweise lässt sich die Erfindung auch dafür anwenden, bei einem Planarhalbleiterbauelement die Zone plan zu machen, in welcher ein Gate-Isolierfilm ausgebildet werden soll, sowie um Halbleiterwaferoberflächen plan zu machen.
  • Wie zuvor beschrieben ist das Verfahren zur Fertigung eines Halbleiterbauelementes gemäß der Erfindung und das Verfahren zur Behandlung einer Halbleiteroberfläche gemäß der Erfindung von Nutzen, um ein Halbleiterbauelement mit einer Graben-(Trench)-Gate-Struktur zu fertigen. Insbesondere sind das Verfahren zur Fertigung eines Halbleiterbauelementes gemäß der Erfindung und das Verfahren zur Behandlung einer Halbleiteroberfläche gemäß der Erfindung geeignet, um einen Leistungs-MOSFET mit einer Trench-Gate-Struktur und einen Isolierschicht-Bipolartransistor (IGBT) mit einer Trench-Gate-Struktur zu fertigen.

Claims (9)

  1. Verfahren zur Fertigung eines Halbleiterbauelementes, welches folgende Schritte umfasst: Freilegen der Halbleiteroberfläche eines Substrats (1); Durchführen einer Glühbehandlung des Substrats (1) bei einer Temperatur zwischen 1000 °C und 1050 °C in einer Wasserstoffatmosphäre, deren Druck größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) ist, wobei die freiliegende Halbleiteroberfläche plan gemacht wird; und Ausbilden eines Gate-Isolierfilms (7) auf der plan gemachten Halbleiteroberfläche.
  2. Verfahren zur Fertigung eines Halbleiterbauelementes, welches folgende Schritte umfasst: Freilegen der Halbleiteroberfläche eines Substrats (1); Durchführen einer Glühbehandlung des Substrats (1) bei einer Temperatur zwischen 1000 °C und 1050 °C in einer Wasserstoffatmosphäre, deren Druck größer oder gleich 39900 Pa (300 Torr) und kleiner oder gleich 66500 Pa (500 Torr) ist, wobei die freiliegende Halbleiteroberfläche plan gemacht wird; und Ausbilden eines Gate-Isolierfilms (7) auf der plan gemachten Halbleiteroberfläche.
  3. Verfahren zur Fertigung eines Halbleiterbauelementes, welches folgende Schritte umfasst: Ausbilden eines Grabens (4) in einem Halbleitersubstrat (1); Durchführen einer Glühbehandlung des Halbleitersubstrats (1) bei einer Temperatur zwischen 1000 °C und 1050 °C in einer Wasserstoffatmosphäre, deren Druck größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) ist, wodurch die Ecken (43, 44, 45 und 46) des Grabens (4) abgerundet werden und die Seitenwände (41 und 42) des Grabens (4) plan gemacht werden; und Ausbilden eines Gate-Isolierfilms (7) auf der Innenfläche des Grabens (4), dessen Ecken (43, 44, 45 und 46) abgerundet wurden und dessen Seitenwände (41 und 42) plan gemacht wurden.
  4. Verfahren zur Fertigung eines Halbleiterbauelementes, welches folgende Schritte umfasst: Ausbilden eines Grabens (4) in einem Halbleitersubstrat (1); Durchführen einer Glühbehandlung des Halbleitersubstrats (1) bei einer Temperatur zwischen 1000 °C und 1050 °C in einer Wasserstoffatmosphäre, deren Druck größer oder gleich 39900 Pa (300 Torr) und kleiner oder gleich 66500 Pa (500 Torr) ist, wodurch die Ecken (43, 44, 45 und 46) des Grabens (4) abgerundet werden und die Seitenwände (41 und 42) des Grabens (4) plan gemacht werden; und Ausbilden eines Gate-Isolierfilms (7) auf der Innenfläche des Grabens (4), dessen Ecken (43, 44, 45 und 46) abgerundet wurden und dessen Seitenwände (41 und 42) plan gemacht wurden.
  5. Verfahren zur Behandlung einer Halbleiteroberfläche, welches folgende Schritte umfasst: Durchführen einer Glühbehandlung eines eine freiliegende Halbleiteroberfläche aufweisenden Substrats (1) bei einer Temperatur zwischen 1000 °C und 1050 °C in einer Wasserstoffatmosphäre, deren Druck größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) ist, wodurch die freiliegende Halbleiteroberfläche plan gemacht wird.
  6. Verfahren zur Behandlung einer Halbleiteroberfläche, welches folgende Schritte umfasst: Durchführen einer Glühbehandlung eines eine freiliegende Halbleiteroberfläche aufweisenden Substrats (1) bei einer Temperatur zwischen 1000 °C und 1050 °C in einer Wasserstoffatmosphäre, deren Druck größer oder gleich 39900 Pa (300 Torr) und kleiner oder gleich 66500 Pa (500 Torr) ist, wodurch die freiliegende Halbleiteroberfläche plan gemacht wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem statt der Wasserstoffatmosphäre die Atmosphäre eines Wasserstoff und ein Inertgas enthaltenden Gasgemisches verwendet wird, wobei der genannte Druck der Wasserstoffpartialdruck ist.
  8. Verfahren zur Behandlung einer Halbleiteroberfläche, welches folgenden Schritt umfasst: Durchführen einer Glühbehandlung eines eine freiliegende Halbleiteroberfläche aufweisenden Substrats (1) bei einer Temperatur zwischen 1000 °C und 1050 °C in einer Atmosphäre eines ein Inertgas und Wasserstoff enthaltenden Gasgemisches, dessen Wasserstoffpartialdruck größer oder gleich 26600 Pa (200 Torr) und kleiner oder gleich 101080 Pa (760 Torr) ist, wodurch die freiliegende Halbleiteroberfläche plan gemacht wird.
  9. Verfahren zur Behandlung einer Halbleiteroberfläche, welches folgenden Schritt umfasst: Durchführen einer Glühbehandlung eines eine freiliegende Halbleiteroberfläche aufweisenden Substrats (1) bei einer Temperatur zwischen 1000 °C und 1050 °C in einer Atmosphäre eines ein Inertgas und Wasserstoff enthaltenden Gasgemisches, dessen Wasserstoffpartialdruck größer oder gleich 39900 Pa (300 Torr) und kleiner oder gleich 66500 Pa (500 Torr) ist, wodurch die freiliegende Halbleiteroberfläche plan gemacht wird.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005327799A (ja) * 2004-05-12 2005-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
US7727888B2 (en) * 2005-08-31 2010-06-01 International Business Machines Corporation Interconnect structure and method for forming the same
JP5509520B2 (ja) * 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法
US9171726B2 (en) 2009-11-06 2015-10-27 Infineon Technologies Ag Low noise semiconductor devices
JP5870672B2 (ja) * 2011-12-19 2016-03-01 住友電気工業株式会社 半導体装置
US8975153B2 (en) * 2013-03-14 2015-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Super junction trench metal oxide semiconductor device and method of making the same
US9735232B2 (en) * 2013-09-18 2017-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure having a trench with high aspect ratio
JP2015159138A (ja) * 2014-02-21 2015-09-03 豊田合成株式会社 半導体装置およびその製造方法
US9406530B2 (en) 2014-03-27 2016-08-02 International Business Machines Corporation Techniques for fabricating reduced-line-edge-roughness trenches for aspect ratio trapping
JP7462394B2 (ja) 2019-09-10 2024-04-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3414590B2 (ja) 1996-06-20 2003-06-09 株式会社東芝 半導体装置の製造方法
JP4330671B2 (ja) * 1997-06-30 2009-09-16 株式会社東芝 半導体装置の製造方法
JP3551909B2 (ja) * 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2002231945A (ja) 2001-02-06 2002-08-16 Denso Corp 半導体装置の製造方法
JP3985537B2 (ja) * 2002-01-31 2007-10-03 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP4123961B2 (ja) * 2002-03-26 2008-07-23 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP3896881B2 (ja) 2002-03-26 2007-03-22 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP4534500B2 (ja) * 2003-05-14 2010-09-01 株式会社デンソー 半導体装置の製造方法

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