DE10196527B3 - Verfahren zum Herstellen einer dicken Oxidschicht auf dem Boden einer Grabenstruktur in Silicium - Google Patents

Verfahren zum Herstellen einer dicken Oxidschicht auf dem Boden einer Grabenstruktur in Silicium Download PDF

Info

Publication number
DE10196527B3
DE10196527B3 DE10196527T DE10196527T DE10196527B3 DE 10196527 B3 DE10196527 B3 DE 10196527B3 DE 10196527 T DE10196527 T DE 10196527T DE 10196527 T DE10196527 T DE 10196527T DE 10196527 B3 DE10196527 B3 DE 10196527B3
Authority
DE
Germany
Prior art keywords
trench
layer
oxidation
dielectric material
along
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10196527T
Other languages
English (en)
Other versions
DE10196527T1 (de
Inventor
Henry W. Hurst
James J. Murphy
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE10196527T1 publication Critical patent/DE10196527T1/de
Application granted granted Critical
Publication of DE10196527B3 publication Critical patent/DE10196527B3/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zur Herstellung einer dicken dielektrischen Gateschicht (21) auf dem Boden des Grabens eines Feldeffekttransistors des Grabentyps, wobei das Verfahren die Schritte umfasst, dass man einen sich in einen Siliciumbereich erstreckenden Graben (10) erzeugt, eine sich zumindest entlang der Seitenwände (11) und des Bodens (17) des Grabens (10) estreckende erste Schicht aus einem dielektrischen Material erzeugt; und eine Schicht aus oxidationsinhibierendem Material erzeugt, die sich entlang der Seitenwände (11) des Grabens (10) über der ersten Schicht aus dem dielektrischen Material und über den Siliciumbereich proximal zum Graben, aber nicht entlang des Bodens (17) des Grabens (10) erstreckt, und unter Verwendung eines Oxidationsprozesses am Boden (17) des Grabens (10) eine zweite Schicht eines dielektrischen Materials erzeugt, wobei das oxidationsinhibierende Material die Bildung der zweiten Schicht des elektrischen Materials entlang der Seitenwände des Grabens und über den Siliciumbereich proximal zum Graben verhindert.

Description

  • Hintergrund der Erfindung
  • Die Erfindung betrifft ein Verfahren zur Herstellung von Feldeffekttransistoren, insbesondere Transistoren des Grabentyps (Grabentransistoren) und Verfahren zu ihrer Herstellung.
  • 1 zeigt einen vereinfachten Querschnitt eines Teils eines herkömmlichen Leistungsfeldeffekttransistors des Grabentyps auf Metalloxid/Halbleiter-Basis (MOSFET). Ein Graben 10 hat Seitenwände 11 und einen Boden 17 und ist mit einem elektrisch isolierenden Material 12 ausgekleidet, welches als Gatedielektrikum wirkt, und mit einem leitfähigen Material 15 gefüllt, wie z. B. Polysilicium, welches das Gate des Transistors bildet. Der Graben, und somit das Gate, erstrecken sich von der Oberfläche des Siliciums in das Substrat durch einen Körperbereich 22 und einen Drainbereich 16. Bei dem in 1 gezeigten Beispiel stellt der Körperbereich 22 einen p-Bereich und der Drainbereich 16 einen n-Bereich dar. Der Drainbereich 16 kann durch das Substrat der Vorrichtung elektrisch kontaktiert sein. Die n-Bereiche 14 neben und an gegenüberliegenden Seiten des Grabens 10 bilden die Sourceelektrode 18 des Transistors. Dadurch wird entlang des Grabens zwischen dem n-Bereich 14 der Sourceelektrode 18 und dem Drainbereich 16 ein aktiver Kanalbereich 20 gebildet.
  • Ein wichtiger Parameter eines Leistungs-MOSFET des Grabentyps ist die Gesamtladung des Gates. Bei einigen Anwendungen herkömmlicher Leistungs-MOSFET des Grabentyps wie z. B. Gleichspannungs/Gleichspannungs-Wandlern ist die Wirksamkeit der Gesamtkonstruktion je besser, desto größer die Gateladung ist. Eine Hauptkomponente der Gesamtladung des Gates ist die Ladung, die zum Aufbau des Wertes erforderlich ist, der als kapazitiver Miller-Blindwiderstand bekannt ist und eine parasitären kapazitiven Blindwiderstand darstellt, der sich zwischen Gate und Drain bildet. Der Miller-Blindwiderstand stellt eine erhebliche Verbesserung bzw. Vergrößerung des Blindwiderstandeffektes von Gate zu Drain dar, und ist auf eine Erhöhung des Drainstroms im aktiven Zustand des MOSFET zurückzuführen. Als Ergebnis fließt durch den Gate-Drain-Blindwiderstand ein höherer Anteil der gesamten Gateladung, und die Geschwindigkeit, mit der die Spannung von Gate zu Drain zunimmt, nimmt ab, was zu einer negativen Rückkopplung der Drainschaltung zur Gateschaltung führt. Ein wirksamer Weg zum Herabsetzten der Gateladung besteht deshalb im Herabsetzten des Miller-Blindwiderstandes. Ein Verfahren zur Verringerung des Miller-Blindwiderstandes besteht im Vergrößern der Dicke des Gatedielektrikums. Jedoch erfordert eine einheitlich dickere Schicht des Gatedielektrikums eine höhere Gateladung, wodurch die Wirksamkeit herabgesetzt wird.
  • Die US 5,126,807 A diskutiert unter Verweis auf die JP 1-192174 A einen Transistoren des Grabentyps, bei welchem der Miller-Blindwiderstand verringert ist, indem das Gatedielektrikum im Bodenbereich seines Grabens eine größere Dicke aufweist als an den Seitenwandbereichen. Die Vorteile einer solchen Anordnung sind überdies auch aus der US 5,915,180 A bekannt. Eine Aufgabe der vorliegenden Erfindung besteht darin, ein verbessertes Herstellungsverfahren für Transistoren des Grabentyps darzustellen, bei welchen das Gatedielektrikum im Bodenbereich des Grabens eine größere Dicke aufweist als an den Seitenwandbereichen.
  • Zusammenfassung der Erfindung
  • Die Aufgabe wird durch ein Verfahren gemäß Anspruch 1 bzw. 5 gelöst. Vorteilhafte Ausgestaltungen sind in den jeweiligen Unteransprüchen angegeben.
  • Die Erfindung verbessert Herstellungsverfahren für einen Leistungsfeldeffekttransistor des Grabentyps auf Metalloxid/Halbleiter-Basis (MOSFET) zur Verfügung, der eine dielektrische Schicht hat, die am Boden des Grabens dicker ist als die dielektrische Schicht an den Seitenwänden des Grabens, wo der Transistorkanal gebildet ist.
  • Die nachfolgende detaillierte Beschreibung und die beigefügten Zeichnungen ergeben ein besseres Verständnis der Natur und der Vorteile des Grabentransistors mit dicker Oxidschicht an der Bodenoberfläche des Grabens.
  • Kurzbeschreibung der Zeichnungen
  • 1 stellt einen vereinfachten Querschnitt eines beispielhaften herkömmlichen Grabentransistors dar;
  • 2 stellt einen vereinfachten Querschnitt eines mit dem erfindungsgemäßen Herstellungsverfahren hergestellten Grabentransistors dar;
  • 3 stellt einen vereinfachten Querschnitt einer mit dem erfindungsgemäßen Herstellungsverfahren hergestellten thermischen Oxidschicht auf einem Teil eines Siliciumwafers dar, der eine Grabenstruktur aufweist;
  • 4 bis 9 erläutern ein erfindungsgemäßes Verfahren zur Herstellung einer Gateisolationsschicht eines Feldeffekttransistors des Grabentyps, und
  • 10 bis 15 erläutern ein alternatives Verfahren zur Herstellung einer Gateisolationsschicht eines erfindungsgemäßen Feldeffekttransistors des Grabentyps.
  • Beschreibung der speziellen Ausführungsform
  • 2 erläutert einen beispielhaften n-Grabentransistor mit hervorragender Gateisolierung. Ein Graben 10 mit Seitenwänden 11 und einem Boden erstreckt sich in einen Körperbereich 22 eines Siliciumsubstrats. Die Sourcelektrode ist in 2 gezeigt als zwei n-Bereiche 14 neben und an gegenüberliegenden Seiten des Grabens 10. Die Drainelektrode zeigt als n-Bereich 16 unterhalb eines p-Körperbereiches 22. Es ist darauf hinzuweisen, dass bei einem p-Transistor der Leitfähigkeitstyp von Drain, Source und Körperbereich umgekehrt werden kann. Ein leitfähiges Material bildet das Gate 15 des Grabentransistors. Das Gate 15 kann sich oberhalb, unterhalb oder im Bereich der oberem Oberfläche des Körperbereichs 22 des Siliciumsubstrats erstrecken. Beim Betrieb kann die elektrische Kontaktierung des Drainbereichs 16 über das Substrat der Vorrichtung, die des Gates über eine leitfähige Schicht (z. B. Aluminium) oberhalb des Transistors (nicht gezeigt) erfolgen, und es bildet sich entlang des Grabens zwischen Source 18 und Drain 16 ein aktiver Kanalbereich 20.
  • Bei einer bevorzugten Ausführungsform hat die dielektrische Gateschicht 21 eine im Wesentlichen einheitliche Dicke an den Seitenwänden des Grabens, wobei eine Bodenschicht 27 vorhanden ist, die eine größere Dicke hat als die Seitenschicht 21. Weil bei einem MOSFET des Grabentyps der kapazitive Miller-Blindwiderstand am Boden des Grabens entsteht, verringert eine dickere dielektrische Schicht am Boden des Grabens direkt den von Gate zu Drain gebildeten Miller-Blindwiderstand und somit die Gesamtladung des Gates. Die dünnere dielektrische Schicht entland der Seitenwände des Grabens stellt sicher, dass sich die Gesamtwirksamkeit und das Gesamtbetriebsverhalten des MOSFET des Grabentyps nicht verschlechtern.
  • Der MOSFET des Grabentyps mit variabler Dicke des Gatedielektrikums ergibt eine Reihe anderer Vorteile. Eine dickere Isolationsschicht am Boden verkleinert das elektrische Feld über das dielektrische Material am Boden des Grabens. Das kleinere elektrischen Feld wiederum vermindert die Belastung der dielektrischen Schicht. Ätzdefekte im Boden des Grabens können dort mit einer dickeren Isolationsschicht wirksamer isoliert werden. Weiterhin werden Auswirkungen eines größeren elektrischen Feldes an abgerundeten Kanten bzw. Ecken im Boden des Grabens dort durch eine dickere dielektrische Schicht ausgeschaltet.
  • 3 zeigt eine dielektrische Schicht 31, 33 und 35 auf einer Grabenstruktur 30 in einem Halbleitersubstrat 29. Bei einer Ausführungsform ist die dielektrische Schicht aus thermisch gewachsenem Siliciumdioxid SiO2. Die Grabenstruktur 30 ist in einem Körperbereich 22 eines Substrats 29 ausgebildet. Der Graben 30 hat zwei Seitenwände 32 und einen Boden 34. Der Boden kann rechtwinklig zu den Seiten sein oder abgerundet, wobei dies vom zur Erzeugung des Grabens eingesetzten Verfahren abhängt.
  • Die dielektrische Schicht (oder Oxidschicht) 31, 33 und 35 wird auf dem Graben 30 und oben auf dem Körperbereich 22 des Substrats 29 ausgebildet. Die Oxidschicht 31 oben auf dem Körperbereich und die Oxidschicht 33 auf den Seitenwänden des Grabens haben bevorzugt eine im Wesentlichen einheitliche Dicke. Die Dicke des Oxids der Seitenwände kann beispielsweise 300 Å sein. Die Oxidschicht 35 auf den Boden des Grabens hat eine größere Dicke als die Oxidschicht 33. Die Bodenschicht des Oxids kann beispielhaft eine Dicke von 1100 Å aufweisen.
  • Wie erörtert wurde, führt das Ausbilden einer Schicht des Gatedielektrikums auf einem Graben eines MOSFET des Grabentyps zu Problemen, die nicht vorhanden sind, wenn eine dielektrische Schicht auf einer ebenen Oberfläche ausgebildet wird. Das Gateoxid kann auf einer glatten Oberfläche schneller wachsen als an einer Kante, wie sie im Boden der Grabenstruktur vorliegt. Das Gateoxid, welches die Schicht des Gatedielektrikums bildet, ist auch anfälliger gegen Ätzfehler im Graben. Deshalb besteht auch Bedarf an einem Verfahren zur Herstellung einer dicken dielektrischen Schicht auf dem Boden des Grabens, welches die obigen Schwierigkeiten vermeidet oder verringert.
  • Die 4 bis 9 zeigen ein Beispiel für ein erstes erfindungsgemäßes Verfahren zur Herstellung der vorteilhaften dielektrischen Gateschicht. In 4 ist eine Grabenstruktur 40 in Silicium auf einem Substrat 29 gebildet. Der Graben hat einen Boden 42 und zwei Seitenwände 41. Dann wird der Graben einem Oxidationsprozess unterworfen, wodurch auf der Grabenstruktur eine konformgestaltete Schicht aus Oxid 50 gebildet wird, wie in 5 dargestellt. Die Bildung der Oxidschicht wird bevorzugt mit einem thermischen Oxidationsprozess durchgeführt. Bei einer bevorzugten exemplarischen Ausführungsform ist das Oxid 50 ein ”Kissenoxid” welches auf dem freigelegten Siliciumoberflächen in und um den Graben mit einer Tiefe von 200 bis 1000 Å wächst.
  • Dann wird gemäß 6 auf der konformgestalteten Schicht aus Oxid 50 eine Schicht aus einer Oxidationssperre 60 abgeschieden. Die Dicke des Kissenoxids in 5 bestimmt das Ausmaß der Wachstumsabreicherung unter den Kanten der Oxidationssperre 60. Bei einer bevorzugten Ausführungsform wird für die Oxidationssperre Siliciumnitrid eingesetzt, es können jedoch andere Materialien in geeigneter Weise eingesetzt wenden, die ähnliche Oxidationsinhibierungseigenschaften zeigen. Bei einem bevorzugten Verfahren wird Siliciumnitrid auf dem Kissenoxid mit einem plasmaverstärkten chemischen Dampfabscheidungsverfahren abgeschieden (plasma enhanced chemical vapor deposition, PECVD). Die genauen Eigenschaften der Oxidationssperre 60 können variiert werden durch Veränderung von Gasverhältnis, Temperatur, Druck und Abstand der Komponenten in einer CVD-Kammer, die alle auf die speziellen Anwendungsfälle der Grabenstruktur abgestimmt werden können. Der PECVD-Prozess wird auch auf die spezielle Geometrie des Grabens abgestimmt, wie zum Beispiel die Tiefe oder das Aspektverhältnis der Seitenwände. Der Prozess erzeugt eine uneinheitliche Dicke der Oxidationssperre 60, eine dickste Schicht 43 auf der oberen Oberfläche, eine dünnste Schicht 45 auf den Seitenwänden und eine Schicht 47 mit einer dazwischenliegenden Dicke auf dem Boden 42 des Grabens. Zur Bewerkstelligung der uneinheitlichen Dicke der Oxidationssperre 60 wird bevorzugt Reaktionsabreicherung des Siliciumnitrids eingesetzt, was eine Vorraussetzung für die Selbstausrichtung des nachstehend diskutierten LOCOS-Prozesses ist.
  • In 7 wird ein Teil 70 der Oxidationssperre 60 im Boden 42 der Grabenstruktur oberhalb des Oxids 50 entfernt. Bei einer Ausführungsform der Erfindung wird der Teil 70 des Siliciumnitrids mit einem exakt ausgerichteten anisotropen Rückätzprozess entfernt, wodurch eine Schicht aus Siliciumnitrid auf den Seitenwänden 41 der Grabenstruktur zurückbleibt. Die dickste Schicht 43 und die Schicht 47 mit zwischenliegender Dicke jeweils oben und am Boden 42 (gezeigt in 6) werden mit etwa der gleichen Geschwindigkeit abgeätzt. Die dünnste Schicht 45 auf den Seitenwänden 41 wird sehr wenig abgeätzt. Die Ätzzeiten können eingestellt werden, um die Oxidationssperre 60 vollständig vom Boden 42 des Grabens zu entfernen und alle anderen Oberflächen bedeckt zurückzulassen. Bei alternativen Ausführungsformen ist es möglich, dass der Ätzprozess eine Vielzahl von Ätzmaterialien und Ätzbedingungen verwendet. Ätzvariable wie zum Beispiel Temperatur, Druck und HF-Leistung des Ätzprozesses so auf einander abgestimmt werden, dass der anisotrope Ätzprozess erhalten wird.
  • Bei einer alternativen Ausführungsform kann eine Kombination unterschiedlicher Nitridschichten die Entfernung eines Teils des Nitrids auf der Seitenwand neben dem Boden des Grabens ermöglichen, und zwar da, wo die Bedeckung mit Nitrid am dünnsten ist. Durch kurzes isotropes Ätzen gegen Ende des Rückätzprozesses kann die Nitridschicht neben dem Boden des Grabens als Target entfernt werden, wodurch der Bereich vergrößert wird, der durch die anderen Verfahrensschritte der Erfindung oxidiert werden kann.
  • In 8 wird als nächstes eine zweite Schicht von Oxid 80 durch lokale Oxidation von Silicium (LOCOS) im freigelegten Bodenbereich des Grabens 42 gebildet; dies erfolgt oben auf der in 5 erzeugten, bereits existierenden Schicht 50. Die Oxidationssperre 60, die nicht rückgeätzt wurde und die die zurückbleibenden Oberflächen des Grabens bedeckt, verhindert eine weiter Oxidation der Seitenwände 41 und oben auf dem Silicium. Die zweite Schicht aus Oxid 80 auf dem Boden des Grabens 42 führt zu einer dickeren Bodenoxidschicht als an den Seitenwänden des Grabens 41. Bevorzugt wird die zweite Oxidschicht mit einem Oxidationsprozess im Temperaturbereich von beispielsweise 800 bis 1250°C durchgeführt. Der Prozess kann entweder eine ”feuchte” oder eine ”trockene” Oxidation sein; jeder dieser Prozesse ist dem Fachmann bekannt.
  • In 9 wird ein letzter Schritt bei der Erzeugung einer Bodenoberfläche eines Leistungs-MOSFET des Grabentyps gezeigt. Die verbleibenden Bereiche der in 8 gezeigte Oxidationssperre 60 werden entfernt, wie in 9 gezeigt. Bei einer bevorzugten Ausführungsform wird Siliciumnitrid, welches die verbleibende Oxidationssperre 60 umfasst, mit einem selektiven Ätzprozess entfernt wie zum Beispiel einem Bad aus heißer Phosphorsäure, die nur sehr wenig der gewachsenen Oxide 51, 52 und 82 entfernt. In 9 ist deshalb das Ergebnis gezeigt, bei dem der Boden 42 der Grabenstruktur eine größer Dicke aufweist als die Oxidschicht 52 auf den Seitenwänden der Grabenstruktur und der oberen Oberfläche.
  • Die 10 bis 13 zeigen ein alternatives erfindungsgemäßes Verfahren zu dem in den 5 bis 8 gezeigten, wobei die vorteilhafte Gateisolationsschicht erzeugt wird. Bei einem alternativen Verfahren wird nach dem Ätzen eines Grabens 30 in einem Körperbereich 22 des Siliciumsubstrats eine ”Hartmaske” eingesetzt. In 10 wird mit herkömmlichen lithographischen Verfahren eine Hartmaske 101 als Muster auf die Siliciumsubstratoberfläche aufgebracht. Das Hartmaskenmaterial ist bevorzugt eine thermisches Oxid oder Nitrid oder eine abgeschiedenes Oxid oder Nitrid.
  • Wie in 11 gezeigt ist, wird als nächstes der Graben 30 einen thermischen Oxidationsprozess ähnlich dem bereits erörterten unterworfen, wobei jedoch die Oxidationsschicht unter der Hartmaske etwas verringert ist und dies im Wesentlichen einheitlich entlang des Bodens und der Seitenwände des Grabens erfolgt. Dann wird über der Hartmaske und in den Graben hinein eine Oxidationssperre 105 abgeschieden. Alternativ kann eine Oxidationssperre mit Niederdruckabscheidung (LPCVD) abgeschieden werden. Eine Nitridabscheidung durch LPCVD ist dichter als PECVD-Nitrid und wird einheitlicher geschieden wobei, die Dicke der Schicht 105 auf allen Oberflächen des Grabens 30 im Wesentlichen gleich ist. Während Siliciumnitrid eine bevorzugte Oxidationssperre ist, ist dem Fachmann klar, dass andere Materialen eingesetzt werden können, die Oxidationsinhibierungseigenschaften aufweisen.
  • Für den Fall, dass eine LPCVD-Oxidationssperre eingesetzt wurde, entfernt isotropes Rückätzen der konformen Oxidationssperre 105 Teile der Schicht auf der Siliciumoberfläche 106 und dem Boden des Grabens 108, weil die Dicke im oberen Bereich 106 und im Boden 108 im Wesentlichen gleich ist, was zu einer Oxidationssperre 105 auf den Seitenwänden 30 des Grabens führt, wie 13 gezeigt. Es ist bevorzugt, dass der Rückätzprozess selektiv in Bezug auf das Oxid ist, um ein Entfernen der Oxidationsschicht zu verhindern.
  • In 14 wird zunächst mit LOCOS-Verfahren im freigelegten Bodenbereich des Grabens 30 auf der bereits existierenden Schicht 110 eine zweite Oxidschicht 120 erzeugt. Die Oxidationssperre 105 die nicht rückgeätzt wurden und die verbleibenden Oberflächen des Grabens bedeckt, inhibiert eine weitere Oxidation der Seitenwände und des oberen Bereichs des Siliciums. Die zweite Oxidschicht 120 auf den Boden des Grabens 30 führt zu einer dickeren Bodenoxidschicht als an den Seitenwänden des Grabens. Bevorzugt wird die zweite Oxidschicht mit einem Oxidationsverfahren im Temperaturbereich von beispielsweise 800 bis 1250 Grad C durchgeführt. Der Prozess kann entweder eine ”feuchte” oder eine ”trockene” Oxidation sein; jeder dieser Prozesse ist dem Fachmann bekannt.
  • 15 zeigt den letzten Schritt der Erzeugung einer Bodenoberfläche eines Leistungs-MOSFET des Grabentyps. Die verbleibenden Teile der Oxidationssperre 105, die in 14 gezeigt sind, werden entfernt. Bei einer bevorzugten Ausführungsform wird Siliciumnitrid, welches die verbleibende Oxidationssperre 105 umfasst, entfernt, wobei selektives, Ätzen verwendet wird, wie z. B. ein heißes Bad aus Phosphorsäure, welches sehr wenig der gewachsenen Oxide 103 und 125 entfernt. In 15 ist deshalb das Ergebnis gezeigt, bei dem der Boden 125 der Grabenstruktur eine größere Dicke hat als die Oxidschichten 103 auf den Seitenwänden der Grabenstruktur und der oberen Oberfläche.
  • Obwohl die obige Darlegung eine vollständige Beschreibung von speziellen Ausführungsformen der vorliegenden Erfindung ist, können zahlreiche Modifikationen, Variationen und Alternativen eingesetzt werden. Beispielsweise kann mit alternativen Lithographie- und Abscheidungsverfahren die gleiche Struktur erzeugt werden. Alternativ können gemäß den hier beschriebenen erfindungsgemäßen Verfahren Materialen mit Eigenschaften eingesetzt werden, die entweder als Kissenoxid oder als Oxidationsinhibierungsschicht geeignet sind, um eine vorteilhafte Gateisolationsschicht gemäß den Grundsätzen der Erfindung zu erzeugen. Der Schutzbereich der Erfindung ist deshalb nicht auf die beschriebenen Ausführungsformen beschränkt und wird stattdessen durch die nachfolgenden Patentansprüche definiert.

Claims (9)

  1. Verfahren zur Herstellung einer dicken dielektrischen Gateschicht (21) auf dem Boden des Grabens eines Feldeffekttransistors des Grabentyps, wobei das Verfahren die Schritte umfasst, dass man einen sich in einen Siliciumbereich erstreckenden Graben (10) erzeugt, eine sich zumindest entlang der Seitenwände (11) und des Bodens (17) des Grabens (10) estreckende erste Schicht aus einem dielektrischen Material erzeugt; und eine Schicht aus oxidationsinhibierendem Material erzeugt, die sich entlang der Seitenwände (11) des Grabens (10) über der ersten Schicht aus dem dielektrischen Material und über den Siliciumbereich proximal zum Graben, aber nicht entlang des Bodens (17) des Grabens (10) erstreckt, und unter Verwendung eines Oxidationsprozesses am Boden (17) des Grabens (10) eine zweite Schicht eines dielektrischen Materials erzeugt, wobei das oxidationsinhibierende Material die Bildung der zweiten Schicht des elektrischen Materials entlang der Seitenwände des Grabens und über den Siliciumbereich proximal zum Graben verhindert.
  2. Verfahren nach Anspruch 1, wobei die erste und zweite Schicht des dielektrischen Materials Siliciumdioxid umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das oxidationsinhibierende Material Siliciumnitrid ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Graben (10) durch Seitenwände (11) und einen gekrümmten, nicht flachen Boden (17), der sich in einen Drainbereich (16) erstreckt, gebildet wird.
  5. Verfahren zur Herstellung einer dicken dielektrischen Gateschicht (21) auf dem Boden des Grabens eines Feldeffekttransistors des Grabentyps, wobei das Verfahren die Schritte umfasst, dass man einen sich in einen Siliciumbereich erstreckenden Graben (10) erzeugt, eine sich zumindest entlang der Seitenwände (11) und des Bodens (17) des Grabens (10) erstreckende erste Schicht aus einem dielektrischen Material erzeugt; und eine Schicht aus oxidationsinhibierendem Material erzeugt, die sich entlang der Seitenwände (11) des Grabens (10) über der ersten Schicht aus dem dielektrischen Material, aber nicht entlang des Bodens (17) des Grabens (10) erstreckt, und unter Verwendung eines Oxidationsprozesses am Boden (17) des Grabens (10) eine zweite Schicht eines dielektrischen Materials erzeugt, wobei das oxidationsinhibierende Material die Bildung der zweiten Schicht des dielektrischen Materials entlang der Seitenwände des Grabens verhindert, und eine sich über den Siliciumbereich proximal zum Graben erstreckende Maske erzeugt, welche die Bildung der zweiten Schicht des dielektrischen Materials über dem Siliciumbereich proximal zum Graben verhindert.
  6. Verfahren nach Anspruch 5, wobei die erste und zweite Schicht des dielektrischen Materials Siliciumdioxid umfasst.
  7. Verfahren nach Anspruch 5 oder 6, wobei das oxidationsinhibierende Material Siliciumnitrid ist.
  8. Verfahren nach Anspruch 5 oder 7, wobei der Graben (10) durch Seitenwände (11) und einen gekrümmten, nicht flachen Boden (17), der sich in einen Drainbereich (16) erstreckt, gebildet wird.
  9. Verfahren nach Anspruch 6 bis 8, wobei die Maske eine Hartmaske ist.
DE10196527T 2000-08-16 2001-08-15 Verfahren zum Herstellen einer dicken Oxidschicht auf dem Boden einer Grabenstruktur in Silicium Expired - Lifetime DE10196527B3 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/640,954 2000-08-16
US09/640,954 US6437386B1 (en) 2000-08-16 2000-08-16 Method for creating thick oxide on the bottom surface of a trench structure in silicon
PCT/US2001/025698 WO2002015280A1 (en) 2000-08-16 2001-08-15 Thick oxide layer on bottom of trench structure in silicon

Publications (2)

Publication Number Publication Date
DE10196527T1 DE10196527T1 (de) 2003-08-07
DE10196527B3 true DE10196527B3 (de) 2011-11-17

Family

ID=24570347

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10196527T Expired - Lifetime DE10196527B3 (de) 2000-08-16 2001-08-15 Verfahren zum Herstellen einer dicken Oxidschicht auf dem Boden einer Grabenstruktur in Silicium

Country Status (6)

Country Link
US (2) US6437386B1 (de)
JP (1) JP2004507092A (de)
CN (1) CN100429785C (de)
AU (1) AU2001284993A1 (de)
DE (1) DE10196527B3 (de)
WO (1) WO2002015280A1 (de)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US6882000B2 (en) 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
US7323402B2 (en) * 2002-07-11 2008-01-29 International Rectifier Corporation Trench Schottky barrier diode with differential oxide thickness
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
TWI241012B (en) * 2004-06-25 2005-10-01 Mosel Vitelic Inc Method of manufacturing power device
US7402487B2 (en) * 2004-10-18 2008-07-22 Infineon Technologies Richmond, Lp Process for fabricating a semiconductor device having deep trench structures
US7382019B2 (en) * 2005-04-26 2008-06-03 Fairchild Semiconductor Corporation Trench gate FETs with reduced gate to drain charge
US7393749B2 (en) 2005-06-10 2008-07-01 Fairchild Semiconductor Corporation Charge balance field effect transistor
US7648877B2 (en) * 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7462550B2 (en) * 2005-10-24 2008-12-09 Semiconductor Components Industries, L.L.C. Method of forming a trench semiconductor device and structure therefor
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US8642441B1 (en) 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US8497549B2 (en) * 2007-08-21 2013-07-30 Fairchild Semiconductor Corporation Method and structure for shielded gate trench FET
CN101452957B (zh) * 2007-11-30 2011-05-04 南亚科技股份有限公司 凹入式栅极晶体管元件结构及制作方法
JP5612268B2 (ja) 2008-03-28 2014-10-22 株式会社東芝 半導体装置及びｄｃ−ｄｃコンバータ
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US7872305B2 (en) * 2008-06-26 2011-01-18 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein
US8829624B2 (en) * 2008-06-30 2014-09-09 Fairchild Semiconductor Corporation Power device with monolithically integrated RC snubber
CN101620996B (zh) * 2008-07-03 2012-10-10 和舰科技(苏州)有限公司 一种栅氧化层的制造方法
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
KR20100106017A (ko) * 2009-03-23 2010-10-01 삼성전자주식회사 리세스 채널 트랜지스터 및 이의 제조 방법
CN101866849B (zh) * 2009-04-16 2012-06-27 上海华虹Nec电子有限公司 在沟槽底部制备氧化膜的方法
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
CN102005373B (zh) * 2009-08-28 2012-08-22 中芯国际集成电路制造(上海)有限公司 栅极及功率场效应管的制造方法
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
US20120168819A1 (en) * 2011-01-03 2012-07-05 Fabio Alessio Marino Semiconductor pillar power MOS
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
JP2014139956A (ja) * 2011-03-30 2014-07-31 Hitachi Ltd トレンチ型ＳｉＣ半導体装置の製造方法
US8642425B2 (en) 2012-05-29 2014-02-04 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
CN109326595B (zh) * 2017-07-31 2021-03-09 联华电子股份有限公司 半导体元件及其制作方法
US20200176452A1 (en) * 2018-12-04 2020-06-04 Nanya Technology Corporation Memory device and method of forming the same
CN111489961A (zh) * 2020-04-17 2020-08-04 重庆伟特森电子科技有限公司 沟槽转角处栅氧具有高场强承受力的SiC-MOSFET栅的制备方法
CN111489963B (zh) * 2020-04-17 2023-04-18 重庆伟特森电子科技有限公司 一种沟槽转角处具有厚栅氧化层的SiC-MOSFET栅的制备方法
CN116487419B (zh) * 2023-06-20 2023-09-12 合肥晶合集成电路股份有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126807A (en) * 1990-06-13 1992-06-30 Kabushiki Kaisha Toshiba Vertical MOS transistor and its production method
WO1998012753A1 (en) * 1996-09-18 1998-03-26 Advanced Micro Devices, Inc. Short channel self aligned vmos field effect transistor
US5915180A (en) * 1994-04-06 1999-06-22 Denso Corporation Process for producing a semiconductor device having a single thermal oxidizing step

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JP2524370B2 (ja) * 1986-12-05 1996-08-14 ゼネラル・エレクトリック・カンパニイ 半導体デバイスの製造方法
JPH0192174A (ja) * 1987-10-02 1989-04-11 Sharp Corp 画像形成装置
US5164325A (en) 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4914058A (en) 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
JP2644515B2 (ja) * 1988-01-27 1997-08-25 株式会社日立製作所 半導体装置
JP2647884B2 (ja) * 1988-01-27 1997-08-27 株式会社日立製作所 半導体装置の製造方法
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US5283201A (en) 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US4992390A (en) 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
JPH03211885A (ja) * 1990-01-17 1991-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
US5242845A (en) * 1990-06-13 1993-09-07 Kabushiki Kaisha Toshiba Method of production of vertical MOS transistor
US5558313A (en) * 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5770878A (en) 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
US5879994A (en) 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
JP3976374B2 (ja) * 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6635534B2 (en) * 2000-06-05 2003-10-21 Fairchild Semiconductor Corporation Method of manufacturing a trench MOSFET using selective growth epitaxy

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126807A (en) * 1990-06-13 1992-06-30 Kabushiki Kaisha Toshiba Vertical MOS transistor and its production method
US5915180A (en) * 1994-04-06 1999-06-22 Denso Corporation Process for producing a semiconductor device having a single thermal oxidizing step
WO1998012753A1 (en) * 1996-09-18 1998-03-26 Advanced Micro Devices, Inc. Short channel self aligned vmos field effect transistor

Also Published As

Publication number Publication date
WO2002015280B1 (en) 2002-07-11
US6437386B1 (en) 2002-08-20
CN1447986A (zh) 2003-10-08
DE10196527T1 (de) 2003-08-07
JP2004507092A (ja) 2004-03-04
US20020153557A1 (en) 2002-10-24
US6861296B2 (en) 2005-03-01
CN100429785C (zh) 2008-10-29
AU2001284993A1 (en) 2002-02-25
WO2002015280A1 (en) 2002-02-21

Similar Documents

Publication Publication Date Title
DE10196527B3 (de) Verfahren zum Herstellen einer dicken Oxidschicht auf dem Boden einer Grabenstruktur in Silicium
DE19807745B4 (de) Halbleitereinrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE102005038998B4 (de) Metalloxidhalbleiter-Bauelement mit verbesserter Abschirmstruktur und Verfahren zur Herstellung
DE102015121532B4 (de) Verfahren zum Herstellen eines Siliziumkarbidbauelements mit einem abgeschirmten Gate
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE112006002077B4 (de) Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate
DE4423068C1 (de) Feldeffekt-Transistoren aus SiC und Verfahren zu ihrer Herstellung
DE19806838A1 (de) Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben
AT504551A2 (de) Struktur und verfahren zum bilden einer sich lateral erstreckenden dielektrikumschicht in einem trench-gate-fet
DE112016004086T5 (de) Halbleiterbauelement
EP0993049A1 (de) Vertikaler Feldeffekttransistor mit ringförmigem Graben-Gate und Verfahren zu dessen Herstellung
WO2006094495A1 (de) Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen
DE102012105507A1 (de) Trench-Transistor und Verfahren zu dessen Herstellung
DE4212829A1 (de) Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren
EP1204992B1 (de) Verfahren zum herstellen eines trench-mos-leistungstransistors
DE4011276A1 (de) Feldeffekttransistor mit isoliertem gate (igfet)
EP1517361A2 (de) Verfahren zur Herstellung eines MOS-Transistors mit einer Driftregion, die einen Graben aufweist
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE212019000027U1 (de) Halbleitervorrichtung
DE19507146C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19639035B4 (de) Halbleitervorrichtung
DE3242736A1 (de) Verfahren zum herstellen feldgesteuerter elemente mit in vertikalen kanaelen versenkten gittern, einschliesslich feldeffekt-transistoren und feldgesteuerten thyristoren
DE10131237B4 (de) Feldeffekttrasistor und Verfahren zu seiner Herstellung
DE2824419A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE2725095A1 (de) Verfahren zum herstellen von halbleiteranordnungen

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20120218

R071 Expiry of right