DE102005062937A1 - Halbleitereinrichtung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Eine Halbleitereinrichtung und ein Verfahren zu ihrer Herstellung werden bereitgestellt. Eine Dual-Gate-Oxidschicht wird durch thermische Oxidation nach Ausführen einer vorgeschriebenen Vorverarbeitung auf einem STI-Rand gebildet, was eine hochqualitative Oxidschicht durch thermische Oxidation und eine gleichförmige beibehaltene Gate-Oxidschicht eines Hochspannungs-Einrichtungsbereichs zur Folge hat. Die vorliegende Erfindung umfasst ein Halbleitersubstrat (100), welches in einen aktiven Bereich und einen inaktiven Bereich unterteilt ist, wobei der aktive Bereich einen Hochspannungs-Einrichtungsbereich und einen Niederspannungs-Einrichtungsbereich aufweist; eine Einrichtungsisolationsschicht (110) auf dem inaktiven Bereich des Halbleitersubstrats und eine Gate-Oxidschicht (120) auf dem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats, wobei die Gate-Oxidschicht eine gleichförmige Dicke hat.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung, insbesondere auf eine Halbleitereinrichtung und ein Verfahren zu deren Herstellung. Obwohl die vorliegende Erfindung für einen weiten Bereich von Anwendungen geeignet ist, ist sie besonders dazu geeignet, eine Hochspannungs-Einrichtungsgate-Oxidschicht zu bilden, die eine gleichförmige Dicke hat, in einer Weise, vorher eine vorgeschriebene Vorverarbeitung auf einem STI-Randbereich beim Bilden einer Dual-Gate-Oxidschicht durchzuführen.
  • Da sich seit einiger Zeit die Halbleitereinrichtungs-Ausbildungstechnologie allmählich mit einem verbesserten Integrationsgrad entwickelt hat, wurde ein System, welches auf einem Halbleiterchip integriert ist, probiert, beispielsweise eine Einchip-Ausbildungs-Technologie, welche die Funktionen einer Steuerung, eines Speichers, einer Schaltung, die mit niedriger Spannung angesteuert wird, und anderer Komponenten zu einem Chip kombiniert.
  • Um die Baugröße des Systems zu reduzieren, kann eine Schaltung, welche als Eingang und Ausgang zum Einstellen der Leistung eines Systems arbeitet, zu einem Chip verschmolzen werden. Dies kann durch Vereinigen von Hochspannungs- und Niedrigspannungs-Transistoren zu einem Chip ermöglicht werden.
  • Beim Integrieren von Hoch- und Niedrigspannungseinrichtungen auf einem Chip sollte eine Gate-Oxidschicht der Hochspannungseinrichtung dicker sein als die der Niedrigspannungseinrichtung. Folglich wird üblicherweise eine Dual-Gate-Oxidschicht verwendet. Eine Oxidschicht, welche durch thermische Oxidation gebildet wird, wird üblicherweise als Dual-Gate-Oxidschicht im Vergleich zu einer Oxidschicht bevorzugt, welche durch chemische Aufdampfung (CVD) gebildet wird. Die Oxidschicht, welche durch thermische Oxidation gebildet wird, kann eine Oxidschicht besserer Qualität bereitstellen.
  • Für eine Hochspannungseinrichtung, bei der eine dicke Oxidschicht als Gate-Oxidschicht verwendet wird, wird der Rand der Oxidschicht durch die Struktur rundum dessen Umfangsbereich beeinträchtigt. Wenn die Dicke der Gate-Oxidschicht reduziert wird, wird ein Leckstrom durch diesen Einfluss vergrößert. Der Vergrößerung des Leckstroms vergrößert den statischen Leistungsverbrauch der Einrichtung, um somit einen negativen Einfluss auf die Arbeitsweise der Einrichtung zu haben, und veranlasst einen Durchbruchspannungsabfall. Damit begrenzt die Vergrößerung des Leckstroms die Herstellung der Hochspannungseinrichtung.
  • 1A bis 1F sind Querschnittsansichten, die ein herkömmliches Verfahren zum Herstellen einer Dual-Gate-Oxidschicht zeigen;
  • Gemäß 1A sind ein aktiver Bereich und ein inaktiver Bereich auf einem Halbleitersubstrat 10 angeordnet. Eine Einrichtungsisolationsschicht 12 ist auf dem inaktiven Bereich des Halbleiterbereichs 10 durch STI (flachliegende Grabenisolation = STI) gebildet.
  • Die Halbleitereinrichtung wird durch Empfangen von hoher oder niedriger Spannung angesteuert. Halbleitereinrichtungen können in eine Hochspannungseinrichtung, die mit hoher Spannung angesteuert wird, und/oder eine Niedrigspannungseinrichtung, welche mit niedriger Spannung angesteuert wird, klassifiziert werden. Folglich wird der aktive Bereich des Halbleitersubstrats 10 in einen Bereich unterteilt, um die Hochspannungseinrichtung (Hochspannungs-Einrichtungsbereich) zu bilden, und einen Bereich, um die Niedrigspannungseinrichtung (Niedrigspannungs-Einrichtungsbereich) zu bilden, um beide Funktionen von den Hoch- und Niedrigspannungseinrichtungen einzurichten. Jeder dieser Bereiche wird bei der Ausbildung einer Schaltung in betracht gezogen.
  • Nachfolgend wird, während der inaktive Bereich mit einem Maskenmuster abgedeckt ist, Ionenimplantation in Bezug auf das Halbleitersubstrat 10 ausgeführt, um einen Wannenbereich 14 im aktiven Bereich zu bilden.
  • Gemäß 1B und 1C wird eine Nassoxidation auf dem Halbleitersubstrat durchgeführt, um eine erste Gate-Oxidschicht 16 zu bilden, welche der dickere Bereich einer Dual-Gate-Oxidschicht ist.
  • Über dem Halbleitersubstrat wird eine Fotolackschicht aufgebracht. Es werden Belichtung und Entwicklung durchgeführt, um ein Fotolackmuster 18 zu bilden, welches den inaktiven Bereich und den Niedrigspannungs-Einrichtungsbereich freigibt. Die erste Gate-Oxidschicht 16 wird dann durch Ätzen unter Verwendung der Fotolackmuster 18 als Maske bemustert, um ein erstes Gate-Oxid-Schichtmuster 16a auf lediglich dem Hochspannungseinrichtungsbereich zu bilden.
  • Gemäß 1D wird ein vorgeschriebener Fotolackablöseprozess ausgeführt, um das Fotolackmuster 18 zu beseitigen. Es wird dann thermische Oxidation in Bezug auf den Niedrigspannungs-Einrichtungsbereich unter Verwendung von NO-Gas ausgeführt, um eine zweite Gate-Oxidschicht (nicht gezeigt) zu bilden. Nachfolgend wird ein zweites Gate-Oxid- Schichtmuster 20 entsprechend einem dünnen Teil der Dual-Gate-Oxidschicht gebildet. Wenn man so verfährt, wird eine Nitrid-Schicht 19 auf einer Grenze zwischen dem Halbleitersubstrat 10 und dem zweiten Gate-Oxid-Schichtmuster 20 gebildet. Nachfolgend wird eine Polysilizium-Schicht 22 über dem Halbleitersubstrat gebildet, um eine Gate-Elektrode zu bilden.
  • Gemäß 1E wird eine erste Gate-Elektrode 24 für eine Hochspannungseinrichtung auf dem Hochspannungs-Einrichtungsbereich und eine zweite Gate-Elektrode 26 für eine Niedrigspannungseinrichtung auf dem Niedrigspannungs-Einrichtungsbereich gebildet, wobei die Polysilizium-Schicht 22, die erste Gate-Oxid-Schichtmuster 16a und das zweite Gate-Oxid-Schichtmuster 20 simultan unter Verwendung einer Gate-Elektroden-Mustermaske selektiv geätzt wird. Folglich wird eine Dual-Gate-Elektrode, welche die erste und zweite Gate-Elektrode 24 und 26 aufweist, gebildet.
  • Gemäß 1F wird leichte Ionenimplantation, um eine flache Grenzschicht auf dem aktiven Bereich des Halbleitersubstrats 10 zu bilden, ausgeführt, um leicht dotierte Drain-Bereiche (LDD) 28 zu bilden. Wenn man so verfährt, werden die ersten und zweiten Gate-Elektroden 24 und 26 als Maske verwendet und mit vorher festgelegten Ionen durch die leichte Ionenimplantation dotiert.
  • Nachfolgend werden durch Ausführen der vorgeschriebenen Ablagerung und sequentiellen Ätzen leicht dotierte Drain-Bereiche (LDD) und dielektrische Hochtemperatur-Niedrigdruck-Abstandsstücke 30 (HLD) auf Seitenwänden der ersten und der zweiten Gate-Elektrode 24 bzw. 26 gebildet.
  • Source-/Drain-Bereiche 32 werden durch Ausführen starker Ionenimplantation unter Verwendung der ersten und der zweiten Gate-Elektrode 24 und 26 und der Abstandsstücke 30 als Maske gebildet.
  • Nachfolgend wird ein Metall, beispielsweise Ti, Co und dgl. über dem Halbleitersubstrat abgelagert. Durch Ausführen des vorgeschriebenen Temperns und Ätzens wird Silizid (beispielsweise selbstausrichtendes Silizid) auf der ersten und der zweiten Gate-Elektrode 24 und 26 und den Source-/Drain-Bereichen 32 gebildet.
  • Beim Bilden der Dual-Gate-Oxidschicht wird eine relativ dicke erste Gate-Oxidschicht durch Nassoxidation gebildet. Die erste Gate-Oxidschicht wird durch Fotolithografie bemustert und dann durch Ablösen beseitigt. Nachfolgend wird die thermische Oxidationsfixierung in Anwesenheit von NO-Gas ausgeführt, um die relativ dünne zweite Gate-Oxidschicht zu bilden.
  • Wenn die Dual-Gate-Oxidschicht mit dem herkömmlichen Verfahren gebildet wird, tritt die Oxidationsreaktion, wie in 2 gezeigt ist, am STI-Rand langsam auf, was einen Ausdünnungseffekt verursacht, so dass die Gate-Oxidschicht auf dem Hochspannungs-Einrichtungsbereich ausgedünnt wird. In diesem Fall wird die Qualität und die Festigkeit der Gate-Oxidschicht aufgrund der unregelmäßigen Dicke der Gate-Oxidschicht verschlechtert. Um diesen Ausdünnungseffekt zu vermeiden, kann die Gate-Oxidschicht nicht durch thermische Oxidation, sondern durch chemische Aufdampfung (CVD) gebildet werden. Die Qualität der Oxidschicht, welche durch CVD gebildet wird, kann geringer sein als die der Oxidschicht, welche durch thermische Oxidation gebildet wird.
    •
  • Folglich richtet sich die vorliegende Erfindung auf eine Halbleitereinrichtung und ein Verfahren zu ihrer Herstellung, die im Wesentlichen eines oder mehrere der Probleme vermeiden, die aufgrund von Beschränkungen und Nachteilen des Standes der Technik vorhanden sein können.
  • Die vorliegende Erfindung stellt eine Halbleitereinrichtung und ein Verfahren dafür bereit, bei dem eine Dual-Gate-Oxidschicht durch thermische Oxidation gebildet wird, nachdem eine vorgeschriebene Vorverarbeitung in Bezug auf einen STI-Rand ausgeführt wird, was eine hochqualitative Oxidschicht durch thermische Oxidation und eine Gate-Oxidschichtdicke eines Hochspannungs-Einrichtungsbereichs zur Folge hat, die gleichförmig beibehalten werden kann.
  • Zusätzlich Vorteile und Merkmale der Erfindung sind teilweise in der Beschreibung herausgestellt, die folgt, und werden teilweise dem Fachmann bei Überprüfung des nachfolgenden deutlich. Diese und weiteren Vorteile der Erfindung können durch den Aufbau realisiert und erlangt werden, die insbesondere in der geschriebenen Beschreibung und den Ansprüche sowie den angehängten Zeichnungen herausgestellt sind.
  • Um diese und weiteren Vorteile gemäß der Erfindung zu erreichen, wie sie hier ausgeübt und breit beschrieben ist, umfasst eine Halbleitereinrichtung gemäß der vorliegenden Erfindung ein Halbleitersubstrat, welches in einen aktiven Bereich und einen inaktiven Bereich unterteilt ist, wobei der aktive Bereich einen Hochspannungs-Einrichtungsbereich und einen Niedrigspannungs-Einrichtungsbereich aufweist, eine Einrichtungsisolationsschicht auf dem inaktiven Bereich des Halbleitersubstrats und eine Gate-Oxidschicht auf dem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats, wobei die Gate-Oxidschicht eine allgemein gleichförmige Dicke hat.
  • Die Halbleitereinrichtung kann außerdem eine Pufferoxidschicht auf einem Rand der Einrichtungsisolationsschicht aufweisen.
  • Die Einrichtungsisolationsschicht kann außerdem eine Opferoxidschicht auf einem Bereich benachbart zum aktiven Bereich des Halbleitersubstrats, eine Buchsen-Oxidschicht auf der Opferschicht und eine Spaltfüll-Oxidschicht auf der Buchsenoxidschicht aufweisen.
  • Die Einrichtungsisolationsschicht kann eine Buchsenoxidschicht auf einem Bereich benachbart zum aktiven Bereich des Halbleitersubstrats aufweisen, die einen runden Querschnitt an einem Bereich hat, der mit einer Kopffläche des Halbleitersubstrats und einer Spaltfüll-Oxidschicht auf der Buchsenoxidschicht in Kontakt ist.
  • Die Einrichtungsisolationsschicht kann einen Bereich aufweisen, der von einer Kopffläche des Halbleitersubstrats ragt, und eine seitliche Seite des hervorstehenden Bereichs hat einen Winkel, der größer ist als 90° in Bezug auf die Kopffläche des Halbleitersubstrats.
  • Die Gate-Oxidschicht kann eine thermische Oxidschicht aufweisen.
  • Bei einem Merkmal der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleitereinrichtung folgende Schritte, und zwar Vorbereiten eines Halbleitersubstrats, welches in einen aktiven Bereich, der einen Hochspannungs-Einrichtungsbereich aufweist, und einen Niedrigspannungs-Einrichtungsbereich, und in einen inaktiven Bereich unterteilt ist, der eine Einrichtungsisolationsschicht auf dem inaktiven Bereich des Halbleitersubstrats bildet, und Bilden einer Gate-Oxidschicht auf dem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats, um eine gleichförmige Dicke zu haben.
  • Der Einrichtungsisolationsschicht-Bildungsschritt kann die Schritte zum Bilden eines Grabens im inaktiven Bereich des Halbeleitersubstrats, zum Bilden einer Opfer-Oxidschicht auf der inneren Fläche des Grabens, zum Bilden einer Buchsenoxidschicht auf der Opfer-Oxidschicht und zum Bilden einer Spaltfüll-Oxidschicht auf der Buchsenoxidschicht, um den Graben aufzufüllen, umfassen.
  • Der Einrichtungsisolationsschicht-Bildungsschritt kann die Schritte aufweisen, einen Graben im inaktiven Bereich des Halbleitersubstrats zu bilden, um eine Buchsenoxidschicht auf einer inneren Fläche des Grabens so zu bilden, dass dieser einen runden Querschnitt in einem Bereich bildet, der mit der Kopffläche des Halbleitersubstrats in Kontakt steht, und um eine Spaltfüll-Oxidschicht auf der Buchsenoxidschicht zu bilden, um den Graben aufzufüllen.
  • Das Verfahren kann außerdem den Schritt aufweisen, das Halbleitersubstrat in der Nähe des oberen Rands des Grabens im inaktiven Bereich vor der Bildung der Buchsenoxidschicht zu ätzen.
  • Das Halbleitersubstrat in der Nähe des oberen Randes des Grabens kann innerhalb eines Temperaturbereichs von 700°C bis 800°C unter Verwendung eines Mischgases aus HCl und H2 geätzt werden.
  • Der Grabenbildungsschritt kann die Schritte aufweisen, ein Nitrid-Schichtmuster auf dem Halbleitersubstrat zu bilden, um einen Bereich entsprechend dem inaktiven Bereich freizulegen und um das Halbleitersubstrat des freigelegten inaktiven Bereichs unter Verwendung des Nitridschichtmusters als Maske zu ätzen.
  • Das Verfahren kann außerdem den Schritt aufweisen, das Nitrid-Schichtmuster zu ätzen, um eine negative Steigung zu einem Bereich des Nitrid-Schichtmusters in der Nähe eines Rands des Grabens vor dem Bilden der Buchsenoxidschicht bereitzustellen. Anders ausgedrückt bildet der geätzte Bereich einen Innenwinkel in Bezug auf die Kopffläche größer als 90°.
  • Der Einrichtungsisolations-Schichtbildungsschritt kann die Schritte aufweisen, ein Nitrid-Schichtmuster auf dem Halbleitersubstrat zu bilden, um einen Bereich entsprechend dem inaktiven Bereich freizulegen, das Ätzen des Nitrid-Schichtmusters, um eine positive Steigung zu einem Bereich des Nitrid-Schichtmusters in der Nähe des inaktiven Bereichs bereitzustellen, das Bilden eines Grabens im freigelegten Halbleitersubstrat unter Verwendung des geätzten Nitrid-Schichtmusters, und das Bilden der Einrichtungsisolationsschicht im Graben. Anders ausgedrückt bildet der resultierende Bereich des Nitrid-Schichtmusters einen Innenwinkel in Bezug auf die Kopffläche von weniger als 90°.
  • Die Einrichtungsisolationsschicht kann so ausgebildet sein, dass sie von einer Kopffläche des Halbleitersubstrats ragt, und eine seitliche Seite des herausragenden Bereichs hat einen Winkel, der größer ist als 90° gegenüber der Kopffläche des Halbleitersubstrats.
  • Das Verfahren kann außerdem die Schritte aufweisen, eine Oxidschicht zwischen der Einrichtungsisolationsschicht und dem Halbleitersubstrat und auf einer Kopffläche des Halbleitersubstrats zu bilden, wobei thermische Oxidation auf dem gesamten Halbleitersubstrat einschließlich der Einrichtungsisolationsschicht durchgeführt wird und die Oxidschicht von der Kopffläche des Halbleitersubstrats entfernt wird.
  • Die Oxidschicht kann eine Dicke von 300–700 Ǻ aufweisen.
  • Es soll verstanden sein, dass sowohl die obige allgemeine Beschreibung wie auch die folgende ausführliche Beschreibung der vorliegenden Erfindung beispielhaft und erläuternd sind und dazu dienen sollen, eine weitere Erläuterung der Erfindung, wie diese beansprucht ist, bereitzustellen.
    •
  • Die beiliegenden Zeichnungen, die beigefügt sind, um ein weiteres Verständnis der Erfindung zu liefern, zeigen beispielhafte Ausführungsformen der Erfindung und zusammen mit der Beschreibung dienen sie dazu, das Prinzip der Erfindung zu erläutern. In den Zeichnungen sind:
  • 1A bis 1F Querschnittsansichten eines Verfahrens zum Herstellen einer Dual-Gate-Oxidschicht gemäß dem Stand der Technik;
  • 2 ein SEM-Bild, welches eine Hochspannungs-Einrichtungs-Gate-Oxidschicht zeigt, welche in herkömmlicher Weise dünn rundum einen STI-Grabenrand gebildet ist;
  • 3A bis 3D Querschnittsansichten einer Gate-Oxidschicht, welche gemäß einer ersten Ausführungsform der vorliegenden Erfindung hergestellt ist;
  • 4A bis 4C Querschnittsansichten einer Gate-Oxidschicht, die gemäß einer zweiten Ausführungsform der vorliegenden Erfindung hergestellt ist;
  • 5A bis 5D Querschnittsansichten einer Gate-Oxidschicht, welche gemäß einer dritten Ausführungsform der vorliegenden Erfindung hergestellt ist;
  • 6A bis 6C Querschnittsansichten einer Gate-Oxidschicht, welche gemäß einer vierten Ausführungsform der vorliegenden Erfindung hergestellt ist; und
  • 7A bis 7C Querschnittsansichten einer Gate-Oxidschicht, welche gemäß einer fünften Ausführungsform der vorliegenden Erfindung hergestellt ist.
  • Es wird ausführlich bezuggenommen auf die Ausführungsformen der vorliegenden Erfindung, von denen Beispiele in den beiliegenden Zeichnungen gezeigt sind. Wo immer es möglich ist, werden die gleichen Bezugszeichen durchwegs in den Zeichnungen verwendet, um die gleichen oder ähnliche Teile zu bezeichnen.
  • Bei der vorliegenden Erfindung können mehrere Prozesse vor dem Bilden einer Gate-Oxidschicht verwendet werden, um eine gleichförmige Dicke einer Gate-Oxidschicht auf einem STI-Randbereich beizubehalten sowie eine Oxidschicht hoher Qualität unter Verwendung der thermischer Oxidation beim Bilden einer Hochspannungs-Einrichtungs-Gate-Oxidschicht unter Verwendung von STI zu sichern.
  • 3A bis 3D sind Querschnittsansichten einer Gate-Oxidschicht, welche gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung hergestellt ist.
  • Gemäß 3A sind eine Oxidschicht (nicht gezeigt) und eine Nitridschicht (nicht gezeigt) nacheinander auf einem Halbleitersubstrat 100 gestapelt, welches einen aktiven Bereich und einen inaktiven Bereich (Einrichtungsisolationsbereich) aufweist. Ein Fotolackmuster (nicht gezeigt) ist auf der Nitridschicht gebildet, um einen Bereich der Nitridschicht entsprechend dem inaktiven Bereich freizulegen. Die Nitridschicht, die Oxidschicht und das Halbleitersubstrat 100 werden sequentiell unter Verwendung des Fotolackmusters als Maske geätzt, um einen Graben T für STI zu bilden.
  • Gemäß 3B und 3C werden eine Opfer-Oxidschicht 111 und eine Buchsen-Oxidschicht 112 sequentiell auf einer Innenfläche des Grabens T gebildet. Der Graben T wird dann mit einer Spaltfüll-Oxidschicht 113 aufgefüllt. Die Opfer-Oxidschicht 111, die Buchsen-Oxidschicht 112 und die Spaltfüll-Oxidschicht 113 bilden zusammen eine Einrichtungsisolationsschicht 110. Somit kann die Dicke der Einrichtungsisolationsschicht 110 durch die zusätzliche Dicke der Opfer-Oxidschicht 111 vergrößert werden.
  • Gemäß 3D ist eine Hochspannungs-Einrichtungs-Gate-Oxidschicht 120 auf dem Halbleitersubstrat durch thermische Oxidation gebildet. Wenn man so verfährt, wird eine Puffer-Oxidschicht 120a auf den Kopfflächen der Buchsen- und Opfer-Oxidschichten 112 und 111 der Einrichtungsisolationsschicht 110 gebildet. Insbesondere kann die Puffer-Oxidschicht 120a eine Dicke aufweisen, die kleiner ist als die der Gate-Oxidschicht 120. Aufgrund der Anwesenheit der Puffer-Oxidschicht 120a kann die Gate-Oxidschicht 120, welche auf dem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats gebildet ist, eine gleichförmige Dicke haben. Anders ausgedrückt ist in dem Fall, wo eine Oxidschicht durch thermische Oxidation gebildet wird, ein Bereich der entsprechenden Oxidschicht relativ dünn, da Oxidationsreaktion langsam rundum die Einrichtungsisolationsschicht auftritt. Folglich wird der Rest der Oxidschicht mit Ausnahme des relativ dünnen Bereichs der Oxidschicht als Gate-Oxidschicht verwendet.
  • 4A bis 4C sind Querschnittsansichten einer Gate-Oxidschicht, welche gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung hergestellt wird.
  • Gemäß 4A sind eine Oxidschicht (nicht gezeigt) und eine Nitridschicht (nicht gezeigt) sequentiell auf einem Halbleitersubstrat 200 gestapelt, welches einen aktiven Bereich und einen inaktiven Bereich (Einrichtungsisolationsbereich) aufweist. Ein Fotolackmuster (nicht gezeigt) ist auf der Nitridschicht gebildet, um einen Bereich der Nitridschicht der entsprechend dem inaktiven Bereich freizulegen. Die Nitridschicht, die Oxidschicht und das Halbleitersubstrat 100 werden sequentiell unter Verwendung des Fotolackmusters als Maske geätzt, um einen Graben T für STI zu bilden.
  • Gemäß 4B wird ein Rand des Halbleitersubstrats 200 im Bereich des oberen Rands des Grabens T so geätzt, dass dieser eine sanfte Neigung oder Gefälle hat, was ermöglicht, dass eine Oxidationsreaktion ausreichend im Randbereich des Grabens auftritt. Damit kann verhindert werden, dass eine Hochspannungs-Einrichtungs-Gate-Oxidschicht, die später gebildet wird, eine unregelmäßige Dicke hat. Der Randbereich des Halbleitersubstrats 200 kann innerhalb eines Temperaturbereichs von 700°C bis 800°C unter Verwendung eines Mischgases aus HCl und H2 geätzt werden. Alternativ kann der Randbereich durch einen Sputter-Prozess abgerundet werden.
  • Gemäß 4C wird eine Einrichtungsisolationsschicht 210 im Graben T gebildet. Eine Hochspannungs-Einrichtungs-Gate-Oxidschicht 220 wird dann durch thermische Oxidation gebildet. Die thermische Oxidation wird innerhalb eines Temperaturbereichs von 700°C bis 750°C bei einem Druck von 200 Torr durch Einspritzen von O2-Gas ausgeführt. Folglich kann die Gate-Oxidschicht 220 eine gleichförmige Dicke auf einem Randbereich der Einrichtungsisolationsschicht 210 beibehalten.
  • 5A bis 5D sind Querschnittsansichten einer Gate-Oxidschicht, welche gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung hergestellt ist.
  • Gemäß 5A werden eine Oxidschicht 310 und eine Nitridschicht 320 sequentiell auf einem Halbleitersubstrat 300 gestapelt, welches einen aktiven Bereich und einen inaktiven Bereich (Einrichtungsisolationsbereich) aufweist. Ein Fotolackmuster (nicht gezeigt) wird auf der Nitridschicht gebildet, um einen Bereich der Nitridschicht 320 entsprechend dem inaktiven Bereich freizulegen. Die Nitridschicht 320, die Oxidschicht 310 und das Halbleitersubstrat 300 werden sequentiell unter Verwendung des Fotolackmusters als Maske geätzt, um einen Graben T für STI zu bilden.
  • Gemäß 5B und 5C wird die Nitridschicht 320 benachbart zu einem Randbereich des Grabens T geätzt, um einen Winkel zu bilden, beispielsweise mit einem Innenwinkel von weniger als 90° in Bezug auf die Kopffläche der Einrichtung. Eine Buchsen-Oxidschicht 330 wird dann auf der Innenfläche des Grabens T gebildet. Ein Bereich der Buchsen-Oxidschicht 320 über einer oberen seitlichen Seite des Grabens T besitzt einen runden Querschnitt, um eine Umgebung bereitzustellen, die eine Oxidationsreaktion bei der thermischen Oxidation, die später durchgeführt wird, beschleunigt. Folglich kann eine reduzierende Dicke einer Hochspannungs-Einrichtungs-Gate-Oxidschicht, die später gebildet wird, in der Nähe des Grabens T vermieden werden.
  • Gemäß 5D ist eine Spaltfüll-Oxidschicht 340 auf der Buchsen-Oxidschicht 330 gebildet, um den Graben T aufzufüllen. Nachfolgend wird eine Gate-Oxidschicht 350 in einem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats 300 durch thermische Oxidation gebildet. Folglich kann die Gate-Oxidschicht 350 eine gleichförmige Dicke beibehalten.
  • 6A bis 6C sind Querschnittsansichten einer Gate-Oxidschicht, die gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung hergestellt ist.
  • Gemäß 6A sind eine Oxidschicht (nicht gezeigt) und eine Nitridschicht (nicht gezeigt) nacheinander auf einem Halbleitersubstrat 400 gestapelt, welches einen aktiven Bereich und einen inaktiven Bereich (Einrichtungsisolationsbereich) aufweist. Ein Fotolackmuster (nicht gezeigt) wird auf der Nitridschicht gebildet, um einen Bereich der Nitridschicht entsprechend dem inaktiven Bereich freizulegen. Die Nitridschicht wird unter Verwendung des Fotolackmusters als Maske geätzt. Die geätzte Nitridschicht wird dann wiederum zurückgeätzt, um ein Nitrid-Schichtmuster 410 mit einem Innenwinkel von kleiner als 90° in Bezug auf die Fläche der Einrichtung zu bilden. Das Halbleitersubstrat wird dann unter Verwendung des Nitrid-Schichtmusters 410 als Maske geätzt, um einen Graben T für STI zu bilden.
  • Gemäß 6B wird eine Einrichtungsisolationsschicht 420 innerhalb des Grabens T durch thermische Oxidation gebildet. Ein Bereich der Einrichtungsisolationsschicht 420 ragt von der oberen Fläche des Halbleitersubstrats 400 zum Nitrid-Schichtmuster 410. Anders ausgedrückt besitzt die herausragende Isolationsschicht 410 eine positive Neigung.
  • Gemäß 6C wird eine Gate-Oxidschicht 430 auf einem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats 400 durch thermische Oxidation gebildet. Da der Bereich der Einrichtungsisolationsschicht 420, welcher von der Fläche des Halbleitersubstrats 400 ragt, den positiven Winkel hat, d.h., einen Außenwinkel größer als 90° in Bezug auf die Fläche, tritt eine Oxidationsreaktion aktiv auf einer Fläche des Halbleitersubstrats 400 im Bereich der Einrichtungsisolationsschicht 420 auf. Folglich ist diese in der Lage, die Gate-Oxidschicht zu erlangen, die eine gesamte gleichförmige Dicke aufweist.
  • 7A bis 7C sind Querschnittsansichten einer Gate-Oxidschicht, welche gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung hergestellt wird.
  • Gemäß 7A wird ein Graben auf einem inaktiven Bereich eines Halbleitersubstrats 500 gebildet. Eine Buchsen-Oxidschicht 510 ist auf einer inneren Fläche des Grabens gebildet. Eine Spaltfüll-Oxidschicht 520 ist auf der Buchsen-Oxidschicht 510 gebildet, um den Graben aufzufüllen. Danach wird ein chemisches mechanisches Polieren (CMP) ausgeführt, um das Substrat zu ebenen.
  • Gemäß 7B wird die thermische Oxidation auf dem Halbleitersubstrat ausgeführt, um eine Opfer-Oxidschicht 530 innerhalb des Halbleitersubstrats im Bereich der Buchsen-Oxidschicht 510 wie auch auf der Kopffläche des Halbleitersubstrats zu bilden. Die Opfer-Oxidschicht wird dann von der Kopffläche des Halbleitersubstrats durch Ätzen entfernt.
  • Gemäß 7C wird eine Gate-Oxidschicht 540 auf einem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats 500 durch thermische Oxidation gebildet. Wenn man so verfährt, wird eine Puffer-Oxidschicht 540a auf der Buchsen-Oxidschicht 510 und der Opfer-Oxidschicht 530 zusammen mit der Gate-Oxidschicht 540 erzeugt. Die Puffer-Oxidschicht 540a wird dünner als die Gate-Oxidschicht 540 gebildet. Folglich kann die Gate-Oxidschicht 540 auf dem Hochspannungs-Einrichtungsbereichs des Halbleitersubstrats 500 eine gleichförmige Dicke aufgrund des Vorhandenseins der Puffer-Oxidschicht 540a beibehalten. Anders ausgedrückt tritt im Fall eines Bildens einer Oxidschicht durch thermische Oxidation eine Oxidationsreaktion langsam rundum die Einrichtungsisolationsschicht auf, um eine dünne Oxidschicht zu erzeugen. Der verbleibende Bereich der Oxidschicht mit Ausnahme des dünnen Bereichs wird als Gate-Oxidschicht verwendet.
  • In der obigen Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung werden Bereiche auf einer Siliziumfläche einer STI-Spaltfüll-Oxidschicht in Richtung auf eine Mitte des STI vom Rand der STI verengt. Bei einer dicken Gate-Oxidschicht auf einem Hochspannungs-Einrichtungsbereich kann mehr Silizium auf einer Randfläche gebildet werden. Durch Verhindern, dass die Dicke der Gate-Oxidschicht, welche auf dem Hochspannungs-Einrichtungsbereich gebildet wird, in Richtung auf den STI-Rand von der STI-Mitte ausgedünnt wird, kann insbesondere die Gate-Oxidschicht ihre gleichförmige Dicke beibehalten. Damit kann eine Oxidschicht, welche gute elektrische Kenndaten und eine hohe Qualität hat, durch thermische Oxidation gebildet werden.
  • Folglich wird bei der Halbleitereinrichtung und dem Verfahren zu ihrer Herstellung gemäß der vorliegenden Erfindung eine Dual-Gate-Oxidschicht durch thermische Oxidation nach Durchführen einer vorgeschrieben Vorverarbeitung auf einem STI-Randbereich gebildet. Folglich kann eine Gate-Oxidschichtdicke eines Hochspannungs-Einrichtungsbereichs gleichförmig trotz thermischer Oxidation beibehalten werden, um gute elektrische Kenndaten zu sichern und um eine hochqualitative Oxidschicht durch thermische Oxidation zu erlangen, welche besser ist als die einer Oxidschicht durch CVD.
  • Es wird deutlich, dass der Fachmann verschiedene Modifikationen und Variationen bei der vorliegenden Erfindung ausführen kann, ohne den Rahmen der Erfindung zu verlassen. Somit soll beabsichtigt sein, dass die vorliegende Erfindung die Modifikationen und Variationen dieser Erfindung abdeckt, vorausgesetzt, dass sie in den Rahmen der angehängten Patentansprüche und deren Äquivalente fallen.

Claims (17)

  1. Halberleitereinrichtung, welche aufweist: ein Halbleitersubstrat (100; 200; 300; 400; 500), welches einen aktiven Bereich und einen inaktiven Bereich hat, wobei der aktive Bereich einen Hochspannungs-Einrichtungsbereich und einen Niedrigspannungs-Einrichtungsbereich aufweist; eine Einrichtungsisolationsschicht (110; 210; 400) auf dem inaktiven Bereich des Halbleitersubstrats; und eine Gate-Oxidschicht (120; 220; 350; 540) auf dem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats, wobei die Gate-Oxidschicht eine gleichförmige Dicke aufweist.
  2. Halbleitereinrichtung nach Anspruch 1, welche außerdem eine Puffer-Oxidschicht (120a; 540a) auf einem Rand der Einrichtungsisolationsschicht aufweist.
  3. Halbleitereinrichtung nach Anspruch 1, wobei die Einrichtungsisolationsschicht aufweist: eine Opfer-Oxidschicht (111; 530) auf einem Bereich benachbart zum Halbleitersubstrat; eine Buchsen-Oxidschicht (112) auf der Opfer-Oxidschicht (111); und eine Spaltfüll-Oxidschicht (113; 520) auf der Buchsen-Oxidschicht.
  4. Halbleitereinrichtung nach Anspruch 1, wobei die Einrichtungsisolationsschicht (110) aufweist: eine Buchsen-Oxidschicht (112) auf einem Bereich benachbart zum Halbleitersubstrat, die einen runden Querschnitt an einem Bereich aufweist, der mit einer Kopffläche des Halbleitersubstrats in Kontakt steht; und eine Spaltfüll-Oxidschicht (113) auf der Buchsen-Oxidschicht.
  5. Halbleitereinrichtung nach Anspruch 1, wobei die Einrichtungsisolationsschicht (420) einen Bereich aufweist, der von einer Kopffläche des Halbleitersubstrats (400) ragt, und wobei eine seitliche Seite des hervorstehenden Bereichs einen Außenwinkel von größer als 90° In Bezug auf die Kopffläche des Halbleitersubstrats hat.
  6. Halbleitereinrichtung nach Anspruch 1, wobei die Gate-Oxidschicht (120) eine thermische Oxidschicht aufweist, welche über einen thermischen Oxidationsprozess gebildet ist.
  7. Verfahren zum Herstellen einer Halbleitereinrichtung, welches folgende Schritte aufweist: Vorbereiten eines Halbleitersubstrats, welches einen aktiven Bereich mit einem Hochspannungs-Einrichtungsbereich und einem Niedrigspannungs-Einrichtungsbereich und einen inaktiven Bereich hat, Bilden einer Einrichtungsisolationsschicht auf dem inaktiven Bereich des Halbleitersubstrats; und Bilden einer Gate-Oxidschicht auf dem Hochspannungs-Einrichtungsbereich des Halbleitersubstrats, um eine gleichförmige Dicke zu haben.
  8. Verfahren nach Anspruch 7, wobei der Einrichtungsisolationsschicht-Bildungsschritt folgende Schritte aufweist: Bilden eines Grabens (T) im inaktiven Bereich des Halbleitersubstrats; Bilden einer Opfer-Oxidschicht auf einer inneren Fläche des Grabens; Bilden einer Buchsen-Oxidschicht auf der Opfer-Oxidschicht; und Bilden einer Spaltfüll-Oxidschicht auf der Buchsen-Oxidschicht, um den Graben aufzufüllen.
  9. Verfahren nach Anspruch 7, wobei der Einrichtungsisolationsschicht-Bildungsschritt folgende Schritte aufweist: Bilden eines Grabens im inaktiven Bereich des Halbleitersubstrats; Bilden einer Buchsen-Oxidschicht auf einer Innenfläche des Grabens, um einen abgerundeten Querschnitt an einem Bereich zu haben, der mit einer Kopffläche des Halbleitersubstrats in Kontakt steht; Bilden einer Spaltfüll-Oxidschicht auf der Buchsen-Oxidschicht, um den Graben aufzufüllen.
  10. Verfahren nach Anspruch 9, welches außerdem den Schritt aufweist, das Halbleitersubstrat an einem oberen Rand des Grabens im inaktiven Bereich vor dem Bilden der Buchsen-Oxidschicht zu ätzen.
  11. Verfahren nach Anspruch 10, wobei das Halbleitersubstrat am oberen Rand des Grabens innerhalb eines Temperaturbereichs von 700°C bis 800°C unter Verwendung von Mischgas, welches aus HCl und H2 besteht, geätzt wird.
  12. Verfahren nach Anspruch 9, wobei der Grabenbildungsschritt folgende Schritte aufweist: Bilden eines Nitrid-Schichtmusters auf dem Halbleitersubstrat, um einen Bereich entsprechend dem inaktiven Bereich freizulegen; und Ätzen des Halbleitersubstrats des freigelegten Bereichs unter Verwendung des Nitrid-Schichtmusters als Maske.
  13. Verfahren nach Anspruch 12, welches außerdem den Schritt aufweist, einen Bereich des Nitrid-Schichtmusters in der Nachbarschaft eines Rands des Grabens vor dem Bilden der Buchsen-Oxidschicht zu ätzen, so dass der geätzte Bereich einen Innenwinkel in Bezug auf die Kopffläche der Einrichtung von weniger als 90° bildet.
  14. Verfahren nach Anspruch 7, wobei der Einrichtungsisolationsschicht-Bildungsschritt folgende Schritte aufweist: Bilden eines Nitrid-Schichtmusters auf dem Halbleitersubstrat, um einen Bereich entsprechend dem inaktiven Bereich freizulegen; Ätzen eines Bereichs des Nitrid-Schichtmusters beim inaktiven Bereich, so dass der Bereich des Nitrid-Schichtmusters einen Innenwinkel von weniger als 90° in Bezug auf die Kopffläche der Einrichtung hat; Bilden eines Grabens im freigelegten Halbleitersubstrat unter Verwendung des geätzten Nitrid-Schichtmusters; und Bilden der Einrichtungsisolationsschicht im Graben.
  15. Verfahren nach Anspruch 14, wobei die Einrichtungsisolationsschicht so ausgebildet ist, dass sie sich von einer Kopffläche des Halbleitersubstrats erstreckt, und wobei eine seitliche Seite des hervorstehenden Bereichs einen Außenwinkel von größer als 90° in Bezug auf die Kopffläche des Halbleitersubstrats hat.
  16. Verfahren nach Anspruch 7, welches außerdem folgende Schritte aufweist: Bilden einer Oxidschicht zwischen der Einrichtungsisolationsschicht und dem Halbleitersubstrat und auf einer Kopffläche des Halbleitersubstrats durch Durchführen von thermischer Oxidation auf dem gesamten Halbleitersubstrat einschließlich der Einrichtungsisolationsschicht; und Entfernen der Oxidschicht von der Kopffläche des Halbleitersubstrats.
  17. Verfahren nach Anspruch 16, wobei die Oxidschicht eine Dicke von 300–700 Ǻ hat.
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