KR20060079542A - 고전압 소자 영역의 게이트 산화막 질 개선방법 - Google Patents

고전압 소자 영역의 게이트 산화막 질 개선방법 Download PDF

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Abstract

본 발명의 고전압 소자 영역의 게이트 산화막 질 개선방법은 듀얼 게이트 산화막 형성 공정시 STI 가장자리 영역을 사전에 소정의 전처리 공정을 실시함으로써, 추후 실시하게 되는 고전압 소자 영역의 게이트 산화막의 두께가 불균일해지는 현상을 방지하고, 화학기상증착(CVD) 방식에 보다는 열산화(thermal oxide)방식에 의한 질좋은 산화막을 얻을 수 있는 효과가 있다.
STI, 가장자리, 산화막, 고전압, 게이트.

Description

고전압 소자 영역의 게이트 산화막 질 개선방법{Method for improving the gate oxidation quality of high voltage device area}
도 1a 내지 도 1g는 종래기술에 의한 듀얼 게이트 산화막 형성 공정단면도.
도 2는 본 발명에 따른 개선된 STI 가장자리 영역.
본 발명은 고전압 소자 영역의 게이트 산화막 질 개선방법에 관한 것으로, 보다 자세하게는 듀얼 게이트 산화막 형성 공정시 STI 가장자리 영역을 사전에 소정의 전처리 공정을 실시함으로써 추후 실시하게 되는 고전압 소자 영역의 게이트 산화막의 두께가 불균일해지는 현상을 방지하기 위한 것이다.
고전압 소자를 로직 공정에 집적함에 있어서 두꺼운 산화막을 사용하는 고전압 소자역시 양질의 산화막을 요구하여 CVD 산화막보다는 열 산화막을 선호하게 된다. 이와 같이 듀얼 게이트 산화막을 사용하는 사용할 때 두꺼운 산화막은 주의 구조에 따라서 산화막의 끝단은 영향을 받게 된다.
이 영향에 의해서 두께가 감소하게 되면 직접 터널링에 의한 오프-커런트(Off currennt)의 증가로 인해 소자의 정적 전력 소모(Static power consumption)가 증가하여 소자 동작에 나쁜 영향을 미치게 된다. 또한 브레이크 다운(break down) 전압의 강하로 고전압 소자를 만드는데 제한 요소로 작용하게된다.
도 1a 내지 도 1f는 종래 기술에 따른 듀얼(Dual) 게이트 산화막 형성방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 일반적으로 반도체 소자는 외부로부터 고전압 또는 저전압을 입력받아 구동하는데, 크게 고전압에서 구동되는 고전압 소자와 저전압에서 구동되는 저전압 소자로 분리한다. 이에 따라, 반도체 기판(10)은 고전압 소자와 저전압 소자를 동시에 구현하기 위해 고전압 소자가 형성되는 영역(고전압 소자 영역)과 저전압 소자가 형성되는 영역(저전압 소자 영역)으로 분리하며, 각각의 영역은 회로 설계시에 결정된다.
고전압 소자 영역과 저전압 소자 영역으로 정의된 반도체 기판(10)을 절연(Isolation, ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한다. 이때, 반도체 기판(10)은 활성영역과 비활성영역(즉, 소자 분리막영역)으로 분리된다. 이어서, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(10)의 활성영역에 웰 영역(14)을 형성한다.
도 1b 및 도 1c를 참조하면, 전체 구조 상부에 습식 산화공정(Wet oxidation)을 실시하여 듀얼 게이트 산화막중 두께가 두꺼운 제 1 게이트 산화막 (16)을 형성한다. 이어서, 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 포토 마스크를 이용한 노광공정을 실시하여 저전압 소자 영역이 오픈(Open) 되도록 포토레지스트 패턴(18)을 형성한다. 이어서, 포토레지스트 패턴(18)을 마스크로 이용한 식각공정을 실시하여 제 1 게이트 산화막(16)을 패터닝함으로써 고전압 소자 영역의 활성영역 상에만 제 1 게이트 산화막(16)이 형성된다.
도 1d를 참조하면, 소정의 포토레지스트 스트립공정을 실시하여 포토레지스트 패턴(18)을 제거한 후 저전압 소자 영역의 활성영역 상에 NO 가스를 이용한 열 산화공정을 실시하여 듀얼 게이트 산화막중 두께가 얇은 제 2 게이트 산화막(20)을 형성한다. 이때, 반도체 기판(10)과 제 2 게이트 산화막(20) 간의 계면에는 질화층(19)이 형성된다. 이어서, 전체 구조 상부에 게이트 전극용 폴리실리콘층(22)을 형성한다.
도 1e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(22) 및 제 1 게이트 산화막(16)과, 폴리실리콘층(22) 및 제 2 게이트 산화막(20)을 동시에 식각하여 고전압 소자 영역의 활성영역 상에는 고전압 소자용 제 1 게이트 전극(24)을 형성하고, 저전압 소자 영역의 활성영역 상에는 저전압 소자용 제 2 게이트 전극(26)를 형성한다. 이로써, 제 1 게이트 전극(24)과 제 2 게이트 전극(26)를 포함하는 듀얼 게이트 전극이 형성된다.
도 1f를 참조하면, 반도체 기판(10)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P - 또는 N - )(28)을 형성한다. 이때, 제 1 및 제 2 게이트 전극(24 및 26)은 저농 도 이온 주입 공정에 의해 소정 이온으로 도핑된다.
이어서, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이 트 전극(24 및 26)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(30)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P + 또는 N + )(32)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(32)과 제 1 및 제 2 게이트 전극(24 및 26) 상에 살리사이드(Self Aligned Silicide; SALICIDE)(34)를 형성한다.
상기 듀얼 게이트 산화막을 형성할 때 두께가 두꺼운 제 1 게이트 산화막을 습식 산화공정을 통해 형성하고, 포토리소그래피(Photolithography) 공정을 실시하여 패터닝한 후 스트립공정을 실시하여 제거한다. 이어서, NO 가스 분위기에서 열 산화공정을 실시하여 두께가 얇은 제 2 게이트 산화막을 형성한다.
그러나, 상기와 같은 종래기술에 의한 듀얼 게이트 산화막을 사용하는 공정을 사용하는 경우에는 도 1g 에서 볼 수 있는 바와 같이, STI 가장자리 부분의 고전압 소자 영역의 게이트 산화막의 두께가 얇아지는 현상(thinning)이 발생한다. 이러한 경우, 게이트 산화막의 두께 불균일성에 의해 게이트 산화막의 질 및 신뢰도가 저하된다. 또한, 이러한 현상(thinning)을 방지하기 위해 열산화방식을 피해 화학기상증착방식으로 게이트 산화막을 형성하기도 하지만, 화학기상증착방식보다는 열산화방식에 의해 형성된 산화막이 더욱 질이 좋다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 듀얼 게이트 산화막 형성 공정시 STI 가장자리 영역을 사전에 소정의 전처리 공정을 실시함으로써, 추후 실시하게 되는 고전압 소자 영역의 게이트 산화막의 두께가 불균일해지는 현상을 방지하고, 화학기상증착(CVD) 방식에 보다는 열산화(thermal oxide)방식에 의한 질좋은 산화막을 얻기 위한 고전압 소자 영역의 게이트 산화막 질 개선방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 공정을 통해 STI 트렌치가 형성된 반도체 기판상에 STI 희생산화막을 형성하는 단계; 및 상기 STI 희생산화막 상부에 STI 라이너 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 고전압 소자 영역의 게이트 산화막 질 개선방법에 의해 달성된다.
본 발명의 상기 목적은 소정의 공정을 통해 STI 트렌치가 형성된 반도체 기판상에, 700℃ 내지 800℃ 온도 범위에서 염산(HCl) 가스 및 수소(H2) 가스의 혼합 가스를 사용하여 상기 트렌치 상부의 가장자리 영역으로부터 트렌치 하부 영역까지 점차적으로 식각율을 높여 식각하는 단계; 및 상기 식각공정 후 STI 라이너 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 고전압 소자 영역의 게이트 산화막 질 개선방법에 의해서도 달성된다.
본 발명의 상기 목적은 소정의 공정을 통해 STI 트렌치가 형성되고 상기 트 렌치 상부 가장자리 영역에 인접한 질화막이 형성된 반도체 기판상에, 상기 질화막을 네가티브(-) 경사를 갖도록 식각하는 단계; STI 라이너 산화막을 형성하는 단계; 및 STI 갭필 산화막을 형성하고 상기 STI 가장자리 영역에서 포지티브(+) 경사를 갖도록 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 고전압 소자 영역의 게이트 산화막 질 개선방법에 의해서도 달성된다.
본 발명의 상기 목적은 소정의 공정을 통해 STI 트렌치, 라이너 산화막, STI 갭필 산화막이 형성되고 CMP 공정을 통해 평탄화된 반도체 기판 상에, 산화막을 300 내지 700Å 범위로 형성하는 단계; 및 고전압 영역에 게이트 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 고전압 소자 영역의 게이트 산화막 질 개선방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
본 발명은 STI 공정을 사용하여 고전압 소자 영역을 형성할때 STI 가장자리 영역에 두꺼운 게이트 산화막을 일정한 두께로 유지시키고, 화학기상증착방식보다는 열산화방식으로 질좋은 산화막을 얻기 위해, STI 공정 중 몇가지 전처리 공정을 추가하는 것이다.
첫째, STI 라이너 산화막을 형성하기 전에 희생산화막을 형성하는 것이다. 이는 도 2a에서 볼 수 있는 바와 같이, STI 트랜치 영역에 형성되는 라이너 산화막(22)을 형성하기 전에 희생산화막(21)을 추가로 형성하는 것이다. 이는 STI 가장자 리 영역의 두께를 미리 두껍게 함으로써, 추후 STI 가장자리 영역에서 고전압 소자 영역의 게이트 산화막의 두께가 불균일해지는 현상을 방지하는 것이다.
둘째, STI 라이너 산화막을 형성하기 전에 STI 영역의 실리콘(20) 계면을 식각한다. 이는 추후 STI 가장자리 영역의 실리콘이 많이 생성할 수 있는 환경을 만들어 줌으로써, 추후 STI 가장자리 영역에서 고전압 소자 영역의 게이트 산화막의 두께가 불균일해지는 현상을 방지하는 것이다. 이러한 STI 영역의 실리콘 계면을 식각하는 방법은 도 2b에 도시된 바와 같이, 700℃ 내지 800℃ 온도 범위에서 염산(HCL) 가스 및 수소(H2) 가스의 혼합 가스를 사용하여 실시하고, 추후 700℃ 내지 750℃ 온도 범위 5Torr 내지 200Torr 압력 하에서 선택적으로 실리콘이 성장할 수 있도록 하는 것이다. 따라서, STI 영역의 실리콘 계면의 식각은 STI 가장자리 영역에서 멀리 떨어진 부분으로 갈수록 식각율을 점차 높여주면 되는 것이다. 이로써, 식각율이 작은 가장자리 영역은 추후 700℃ 내지 750℃ 온도 범위 5Torr 내지 200Torr 압력 하에서 진행되는 추후 공정하에서 성장하게 되는 것이다.
셋째, 도 2c에 도시된 바와 같이, STI 가장자리 영역에 인접한 질화막(23)을 네가티브(-) 경사를 갖도록 식각하는 것이다. 이 경우는 STI 산화막(24)의 경사를 포지티브(+)로 만들어서 두꺼운 고전압 게이트 산화막을 만들 때 계면에 빠른 산화막 성장을 유도하는 방법이다.
넷째, 도 2d에 도시된 바와 같이, STI CMP까지의 공정 후, 두꺼운 고전압 영역 게이트 산화막 형성 전에 산화막(25)을 300Å 내지 700Å 범위(바람직하게는, 500Å 가량)로 형성하여 STI 트렌치 상부의 산화막이 실리콘 계면에서 멀어지게 하 는 효과가 있으므로 STI 가장자리 영역에서 두꺼운 게이트 산화막 형성시 계면의 빠른 성장을 유도하는 것이다.
도 2e는 상기 본 발명의 네가지 방법들에 의해 형성되는 STI 가장자리 영역을 나타낸 단면도이다. 상기 네가지 방법들에 의해, STI 갭필 산화막 중 실리콘 표면 위에 있는 부분들이 STI 가장자리에서 중앙쪽으로 수축이 되어, 두꺼운 고전압 게이트 산화막(26)을 형성할 경우 가장자리 면에서 실리콘이 많이 생성할 수 있는 환경을 만들어 준다. 즉, 고전압 게이트 산화막의 두께는 중앙으로부터 STI 가장자리부분으로 갈수록 얇아지던 경향을 제거하여, 평탄한 게이트 산화막을 얻을 수 있는 것이다. 따라서, 전기적 특성 뿐만 아니라, 산화막의 질 자체로 보아 화학기상증착방식보다 열산화방식으로 형성되는 산화막의 질이 양호하므로, 열산화방식의 질 좋은 산화막을 형성할 수 있는 것이다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 고전압 소자 영역의 게이트 산화막 질 개선방법은 듀얼 게이트 산화막 형성 공정시 STI 가장자리 영역을 사전에 소정의 전처리 공정을 실시함으로써, 추후 실시하게 되는 고전압 소자 영역의 게이트 산화막의 두께가 불균 일해지는 현상을 방지하고, 화학기상증착(CVD) 방식에 보다는 열산화(thermal oxide)방식에 의한 질좋은 산화막을 얻을 수 있는 효과가 있다.

Claims (4)

  1. 소정의 공정을 통해 STI 트렌치가 형성된 반도체 기판상에 STI 희생산화막을 형성하는 단계; 및
    상기 STI 희생산화막 상부에 STI 라이너 산화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 고전압 소자 영역의 게이트 산화막 질 개선방법.
  2. 소정의 공정을 통해 STI 트렌치가 형성된 반도체 기판상에, 700 내지 800℃ 온도 범위에서 염산(HCl) 가스 및 수소(H) 가스의 혼합 가스를 사용하여 상기 트렌치 상부의 가장자리 영역으로부터 트렌치 하부 영역까지 점차적으로 식각율을 높여 식각하는 단계; 및
    상기 식각공정 후 STI 라이너 산화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 고전압 소자 영역의 게이트 산화막 질 개선방법.
  3. 소정의 공정을 통해 STI 트렌치가 형성되고 상기 트렌치 상부 가장자리 영역에 인접한 질화막이 형성된 반도체 기판상에, 상기 질화막을 네가티브(-) 경사를 갖도록 식각하는 단계;
    STI 라이너 산화막을 형성하는 단계; 및
    STI 갭필 산화막을 형성하고 상기 STI 가장자리 영역에서 포지티브(+) 경사를 갖도록 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 고전압 소자 영역의 게이트 산화막 질 개선방법.
  4. 소정의 공정을 통해 STI 트렌치, 라이너 산화막, STI 갭필 산화막이 형성되고 CMP 공정을 통해 평탄화된 반도체 기판 상에, 산화막을 300Å 내지 700Å 범위로 형성하는 단계; 및
    고전압 영역에 게이트 산화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 고전압 소자 영역의 게이트 산화막 질 개선방법.
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