KR20060077546A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 리세스 게이트 채널을 실리콘 에피층(silicon epitaxial layer)으로 형성함으로써 전류 구동 능력과 리프레시 특성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조 방법은 (a) 반도체 기판 상부에 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, (b) 리세스 게이트 예정 영역의 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계와, (c) 상기 리세스 게이트 영역의 표면에 실리콘 에피층 패턴을 형성하는 단계와, (d) 상기 실리콘 에피층 패턴 상부에 게이트 절연막을 형성하는 단계와, (e) 상기 리세스 게이트 영역에 리세스 게이트를 형성하는 단계 및 (f) 상기 반도체 기판 상부에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리세스 게이트 채널을 실리콘 에피층(silicon epitaxial layer)으로 형성함으로써 전류 구동 능력과 리프레시 특성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 크기가 작아지면서 불순물 도핑 농도가 증가하게 되었다. 이러한 도핑 농도의 증가는 누설 전류를 증가시켜 소자의 특성을 악화시킨다는 문제가 있다. 이러한 문제를 해결하기 위하여 리세스 게이트 구조가 제안되었는데, 이러한 리세스 게이트 구조는 리프레시 특성을 향상시키고 전류 구동 능력을 증가시킨다는 장점이 있다. 그러나, 소자의 크기 감소에 따라 불순물 주입 공정에 의해 문턱 전압을 조절하는 방법은 한계에 도달하게 되었다.
상기 문제점을 해결하기 위하여, 리세스 게이트 채널을 실리콘 에피층 (silicon epitaxial layer)으로 형성함으로써 전류 구동 능력과 리프레시 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 (a) 반도체 기판 상부에 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, (b) 리세스 게이트 예정 영역의 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계와, (c) 상기 리세스 게이트 영역의 표면에 실리콘 에피층 패턴을 형성하는 단계와, (d) 상기 실리콘 에피층 패턴 상부에 게이트 절연막을 형성하는 단계와, (e) 상기 리세스 게이트 영역에 리세스 게이트를 형성하는 단계 및 (f) 상기 반도체 기판 상부에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 활성 영역(110)을 정의하는 소자 분리막(120)을 형성한다.
도 1b를 참조하면, 리세스 게이트 예정 영역의 반도체 기판(100)을 식각하여 리세스 게이트 영역(130)을 형성한다. 다음에는, 반도체 기판(100)에 보론 이온을 주입하여 셀 웰 영역(미도시)을 형성한다.
도 1c 및 도 1d를 참조하면, 반도체 기판(100)의 전체 표면 상부에 실리콘층 (140)을 성장시킨 후 반도체 기판(100)이 노출될 때까지 평탄화식각하여 채널 영역인 실리콘 에피층 패턴(145)을 형성한다. 여기서, 실리콘층(140)은 700 내지 800??의 온도에서 CVD 공정을 수행하여 5 내지 15㎚ 두께로 형성하는 것이 바람직하다. 또한, 실리콘층(140)을 형성하기 전에 반도체 기판(100) 표면의 수소 원자를 제거하기 위한 HF 세정 공정을 수행하는 것이 바람직하다.
도 1e를 참조하면, 실리콘 에피층 패턴(145) 상부에 게이트 절연막(150)을 형성한다. 여기서, 게이트 절연막(150)은 40 내지 45??의 두께로 형성하는 것이 바람직하다.
도 1f를 참조하면, 전체 표면 상부에 리세스 게이트 영역(130)을 매립하는 폴리실리콘층(미도시)를 형성한 후 평탄화 식각하여 리세스 게이트 영역(130)에 리세스 게이트(160)를 형성한다.
도 1g를 참조하면, 반도체 기판(100) 상부에 리세스 게이트(160)와 중첩되는 게이트 전극(170)을 형성한다. 여기서, 게이트 전극(170)은 게이트 도전층 및 하드마스크층의 적층 구조로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법은 리세스 게이트 채널을 실리콘 에피층(silicon epitaxial layer)으로 형성함으로써 전류 구동 능력과 리프레시 특성을 향상시키는 효과가 있다.

Claims (4)

  1. (a) 반도체 기판 상부에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    (b) 리세스 게이트 예정 영역의 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계;
    (c) 상기 리세스 게이트 영역의 표면에 실리콘 에피층 패턴을 형성하는 단계;
    (d) 상기 실리콘 에피층 패턴 상부에 게이트 절연막을 형성하는 단계;
    (e) 상기 리세스 게이트 영역에 리세스 게이트를 형성하는 단계; 및
    (f) 상기 반도체 기판 상부에 게이트 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 (c) 단계는 700 내지 800??의 온도에서 CVD 공정을 수행하여 반도체 기판 상부에 5 내지 15㎚ 두께의 실리콘층을 성장시키는 단계; 및
    상기 실리콘층을 상기 반도체 기판이 노출될 때까지 평탄화식각하여 실리콘 에피층 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 (c) 단계를 수행하기 전에 반도체 기판 표면의 수소 원자를 제거하기 위한 HF 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 게이트 절연막은 40 내지 45??의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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