JPH05226298A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05226298A JPH05226298A JP2511992A JP2511992A JPH05226298A JP H05226298 A JPH05226298 A JP H05226298A JP 2511992 A JP2511992 A JP 2511992A JP 2511992 A JP2511992 A JP 2511992A JP H05226298 A JPH05226298 A JP H05226298A
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- JP
- Japan
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- trench
- etching
- round
- plasma
- present
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Abstract
(57)【要約】
【構成】 シリコン・トレンチのコーナーのラウンド処
理をフロンガス（ＣnＦ2n+2）と酸素の混合ガスのプラ
ズマエッチングにより行う。この系におけるエッチング
では反応生成物であるＳｉＦxＯyの堆積速度が凹部では
速く凸部では遅いことを利用して、トレンチ凹凸部のコ
ーナーのラウンド処理を行なう。 【効果】 耐圧劣化防止のために必要なラウンド処理量
（ＣＤロス）が従来のラウンド酸化法比べ少ないため、
寸法誤差の低下により素子性能の均一化、また素子の微
細化が可能になる、プロセスの低温化でデバイスへの熱
影響がなくなるなどの効果を有する。
理をフロンガス（ＣnＦ2n+2）と酸素の混合ガスのプラ
ズマエッチングにより行う。この系におけるエッチング
では反応生成物であるＳｉＦxＯyの堆積速度が凹部では
速く凸部では遅いことを利用して、トレンチ凹凸部のコ
ーナーのラウンド処理を行なう。 【効果】 耐圧劣化防止のために必要なラウンド処理量
（ＣＤロス）が従来のラウンド酸化法比べ少ないため、
寸法誤差の低下により素子性能の均一化、また素子の微
細化が可能になる、プロセスの低温化でデバイスへの熱
影響がなくなるなどの効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に凹凸を有するシリコン基板の凹凸部のコーナ
ーを丸める技術に関する。
関し、特に凹凸を有するシリコン基板の凹凸部のコーナ
ーを丸める技術に関する。
【０００２】
【従来の技術】シリコン集積回路における集積化の一つ
の手段として、シリコン基板に溝（トレンチ）を形成
し、このトレンチに沿ってキャパシタを形成する方法
（トレンチ・キャパシタ）、あるいはトレンチ内部に絶
縁物を充満させて素子分離領域を形成する方法（トレン
チ・アイソレーション）がある。
の手段として、シリコン基板に溝（トレンチ）を形成
し、このトレンチに沿ってキャパシタを形成する方法
（トレンチ・キャパシタ）、あるいはトレンチ内部に絶
縁物を充満させて素子分離領域を形成する方法（トレン
チ・アイソレーション）がある。
【０００３】トレンチ・キャパシタ、トレンチ・アイソ
レーションの問題点の一つとして、溝のコーナーが角張
っているとその部分に形成される酸化膜であるゲート膜
厚が薄くなるため、耐圧劣化の原因となることが挙げら
れる。
レーションの問題点の一つとして、溝のコーナーが角張
っているとその部分に形成される酸化膜であるゲート膜
厚が薄くなるため、耐圧劣化の原因となることが挙げら
れる。
【０００４】このため溝のコーナーに丸みをつけるラウ
ンド処理が必要となる。従来のラウンド処理技術は熱酸
化工程での粘性流動を利用し、熱酸化工程後、この酸化
膜を除去することでコーナーに丸みをつけるラウンド酸
化によるものであった。
ンド処理が必要となる。従来のラウンド処理技術は熱酸
化工程での粘性流動を利用し、熱酸化工程後、この酸化
膜を除去することでコーナーに丸みをつけるラウンド酸
化によるものであった。
【０００５】この方法の一例を図４（ａ）〜（ｄ）に示
す。
す。
【０００６】まず図４（ａ）に示すようにシリコン基板
１上にフォトリソグラフィによりフォトレジスト２のパ
ターンを形成する。つぎに異方性エッチングによりトレ
ンチの形成を行い、フォトレジスト２を除去する（図４
（ｂ））。この状態で１１００℃の温度で表面酸化を行
なう。この温度域の酸化ではＳｉＯ2が軟化して流動す
るため応力が緩和され形状がスムーズになる。（図４
（ｃ））この後、酸化膜３を除去すれば凹凸部のコーナ
ーがラウンド化される。（図４（ｄ））
１上にフォトリソグラフィによりフォトレジスト２のパ
ターンを形成する。つぎに異方性エッチングによりトレ
ンチの形成を行い、フォトレジスト２を除去する（図４
（ｂ））。この状態で１１００℃の温度で表面酸化を行
なう。この温度域の酸化ではＳｉＯ2が軟化して流動す
るため応力が緩和され形状がスムーズになる。（図４
（ｃ））この後、酸化膜３を除去すれば凹凸部のコーナ
ーがラウンド化される。（図４（ｄ））
【０００７】
【発明が解決しようとする課題】ラウンド酸化技術の問
題点は以下にある。ゲート耐圧劣化を起こさせないよう
な丸みをつけるには、ゲート膜厚の１０倍以上の酸化が
必要である。４ＭＤＲＡＭなどの０．８μｍプロセスで
はゲート膜厚は１８０Å程度である。従ってラウンド酸
化膜厚は１８００Å以上必要となる。この酸化膜厚はＣ
Ｄロスとなるが、０．８μｍプロセスではこのＣＤロス
は許容誤差内に収まる。しかし、１６ＭＤＲＡＭ以上の
ハーフミクロン以下のデバイスにとっては、このロスは
大きなものとなり許容できるものではなくなる。従っ
て、ハーフミクロン以下のデバイスのキャパシタ形成、
素子分離技術において、ＣＤロスの小さいラウンド処理
技術が不可欠となる。
題点は以下にある。ゲート耐圧劣化を起こさせないよう
な丸みをつけるには、ゲート膜厚の１０倍以上の酸化が
必要である。４ＭＤＲＡＭなどの０．８μｍプロセスで
はゲート膜厚は１８０Å程度である。従ってラウンド酸
化膜厚は１８００Å以上必要となる。この酸化膜厚はＣ
Ｄロスとなるが、０．８μｍプロセスではこのＣＤロス
は許容誤差内に収まる。しかし、１６ＭＤＲＡＭ以上の
ハーフミクロン以下のデバイスにとっては、このロスは
大きなものとなり許容できるものではなくなる。従っ
て、ハーフミクロン以下のデバイスのキャパシタ形成、
素子分離技術において、ＣＤロスの小さいラウンド処理
技術が不可欠となる。
【０００８】本発明は以上の問題点を解決するものでそ
の課題は、トレンチのコーナーのラウンド処理におい
て、ハーフミクロン以下のデバイスにも有効なＣＤロス
の小さな処理を採用することにより、高信頼で、歩留ま
りの向上を図り得る半導体装置の製造方法を提供すると
ころにある。
の課題は、トレンチのコーナーのラウンド処理におい
て、ハーフミクロン以下のデバイスにも有効なＣＤロス
の小さな処理を採用することにより、高信頼で、歩留ま
りの向上を図り得る半導体装置の製造方法を提供すると
ころにある。
【０００９】
【課題を解決するための手段】以上のような問題点を解
決するため、本発明の半導体装置の製造方法は、半導体
基板にトレンチを形成する工程と、該トレンチ形成後の
該半導体基板にＣnＦ2n+2（ｎは自然数）と酸素の混合
ガスのプラズマによるエッチングを加える工程を含むこ
とを特徴とし、ＣnＦ2n+2はＣＦ4またはＣ2Ｆ6またはＣ
3Ｆ8またはＣ4Ｆ10またはＣ5Ｆ12であることを特徴とし
ている。
決するため、本発明の半導体装置の製造方法は、半導体
基板にトレンチを形成する工程と、該トレンチ形成後の
該半導体基板にＣnＦ2n+2（ｎは自然数）と酸素の混合
ガスのプラズマによるエッチングを加える工程を含むこ
とを特徴とし、ＣnＦ2n+2はＣＦ4またはＣ2Ｆ6またはＣ
3Ｆ8またはＣ4Ｆ10またはＣ5Ｆ12であることを特徴とし
ている。
【００１０】
【作用】基本的にはフロンガス（ＣnＦ2n+2）を用いる
ため、弗素ラジカルＦ*が発生し、Ｆ*とシリコン基板の
化学反応によりエッチングが進行する。ＣnＦ2n+2に酸
素が加わることにより、反応生成物ＳｉＦ4が酸化され
ＳｉＦxＯyの形となり表面に堆積する。ＳｉＦxＯy膜は
凹部には厚く堆積し、凸部には薄くしか堆積しないた
め、凹部と凸部のエッチング速度に差が生じる。凹部の
エッチングが凸部に比べ抑制される方向にあるため凹凸
のコーナーが平滑化される。
ため、弗素ラジカルＦ*が発生し、Ｆ*とシリコン基板の
化学反応によりエッチングが進行する。ＣnＦ2n+2に酸
素が加わることにより、反応生成物ＳｉＦ4が酸化され
ＳｉＦxＯyの形となり表面に堆積する。ＳｉＦxＯy膜は
凹部には厚く堆積し、凸部には薄くしか堆積しないた
め、凹部と凸部のエッチング速度に差が生じる。凹部の
エッチングが凸部に比べ抑制される方向にあるため凹凸
のコーナーが平滑化される。
【００１１】このラウンド処理はプラズマエッチングに
よるもので、高温の熱酸化における粘性流動を利用した
ラウンド酸化法に比べ、凹凸部のコーナーでの所望の曲
率半径を得るためのラウンド処理量は少なくできる。
よるもので、高温の熱酸化における粘性流動を利用した
ラウンド酸化法に比べ、凹凸部のコーナーでの所望の曲
率半径を得るためのラウンド処理量は少なくできる。
【００１２】このためＣＤロスの少ないラウンド処理が
可能となり、ハーフミクロン以下のデバイスにおいても
トランジスタ特性などを劣化させることなく、再現良
く、高い歩留りでデバイスの作製が可能となる。
可能となり、ハーフミクロン以下のデバイスにおいても
トランジスタ特性などを劣化させることなく、再現良
く、高い歩留りでデバイスの作製が可能となる。
【００１３】
【実施例】本発明の実施例を図面を用いて説明する。
【００１４】図２は、本発明の実施例に用いたプラズマ
エッチング装置の概略図である。
エッチング装置の概略図である。
【００１５】反応部は石英製反応管３の中に配置された
基板ホルダー６と、石英反応管外部に巻かれた高周波コ
イル４、ガス導入管５から構成される。フロンガス（Ｃ
nＦ2n+2）と酸素ガスの混合ガスはガス導入管５から導
入され、例えば１３．５６ＭＨｚの高周波を高周波コイ
ル４に印加し、混合ガスを励起する。基板７はプラズマ
からある程度距離を離した基板ホルダー６に置かれる。
従って、ＦイオンやＯイオンなどのイオン種によるエッ
チングの影響はなく、Ｆ*とＯ*などのラジカル種による
化学的エッチングであり、これは等方的なエッチングで
基板への損傷はない。 図１（ａ）〜（ｃ）は本発明の
方法によるトレンチの凹凸部のコーナーのラウンド処理
方法を示した断面図である。まず図１（ａ）に示すよう
にシリコン基板１上にフォトリソグラフィによりフォト
レジスト２のパターンを形成する。つぎに異方性エッチ
ングによりトレンチの形成を行い、フォトレジスト２を
除去する（図１（ｂ））。この状態で図２に示した装置
により基板１全面をプラズマエッチングする。本実施例
ではまずＣＦ4ガスと酸素ガスの混合ガスを用いた。Ｃ
Ｆ4ガスと酸素ガスの混合の割合は酸素ガス２５％（体
積比）、全ガス流量は毎分１００ｃｃ、ガス圧力０．３
Ｔｏｒｒ、高周波パワー２００Ｗでの条件でプラズマエ
ッチングを行った。この時のシリコンのエッチング速度
は約２０００Å／ｍｉｎであり、約５００Åのエッチン
グ量を目標に処理を行った。図１（ｃ）は、プラズマエ
ッチング後の断面図であるが、トレンチの凹凸部のコー
ナーが丸められた形状となる。
基板ホルダー６と、石英反応管外部に巻かれた高周波コ
イル４、ガス導入管５から構成される。フロンガス（Ｃ
nＦ2n+2）と酸素ガスの混合ガスはガス導入管５から導
入され、例えば１３．５６ＭＨｚの高周波を高周波コイ
ル４に印加し、混合ガスを励起する。基板７はプラズマ
からある程度距離を離した基板ホルダー６に置かれる。
従って、ＦイオンやＯイオンなどのイオン種によるエッ
チングの影響はなく、Ｆ*とＯ*などのラジカル種による
化学的エッチングであり、これは等方的なエッチングで
基板への損傷はない。 図１（ａ）〜（ｃ）は本発明の
方法によるトレンチの凹凸部のコーナーのラウンド処理
方法を示した断面図である。まず図１（ａ）に示すよう
にシリコン基板１上にフォトリソグラフィによりフォト
レジスト２のパターンを形成する。つぎに異方性エッチ
ングによりトレンチの形成を行い、フォトレジスト２を
除去する（図１（ｂ））。この状態で図２に示した装置
により基板１全面をプラズマエッチングする。本実施例
ではまずＣＦ4ガスと酸素ガスの混合ガスを用いた。Ｃ
Ｆ4ガスと酸素ガスの混合の割合は酸素ガス２５％（体
積比）、全ガス流量は毎分１００ｃｃ、ガス圧力０．３
Ｔｏｒｒ、高周波パワー２００Ｗでの条件でプラズマエ
ッチングを行った。この時のシリコンのエッチング速度
は約２０００Å／ｍｉｎであり、約５００Åのエッチン
グ量を目標に処理を行った。図１（ｃ）は、プラズマエ
ッチング後の断面図であるが、トレンチの凹凸部のコー
ナーが丸められた形状となる。
【００１６】このエッチングでは、弗素ラジカルＦ*と
シリコン基板の化学反応で反応生成物ＳｉＦ4が形成さ
れるが、酸素が加わることにより反応生成物ＳｉＦ4が
酸化されＳｉＦxＯyの形となり表面に堆積する。このＳ
ｉＦxＯy膜は凹部には厚く堆積し、凸部には薄くしか堆
積しないため、凹部と凸部のエッチング速度に差が生じ
る。凹部のエッチングが凸部に比べ抑制される方向にあ
るため凹凸部のコーナーが平滑化される。つまり、凹凸
部のコーナーが丸められることになる。
シリコン基板の化学反応で反応生成物ＳｉＦ4が形成さ
れるが、酸素が加わることにより反応生成物ＳｉＦ4が
酸化されＳｉＦxＯyの形となり表面に堆積する。このＳ
ｉＦxＯy膜は凹部には厚く堆積し、凸部には薄くしか堆
積しないため、凹部と凸部のエッチング速度に差が生じ
る。凹部のエッチングが凸部に比べ抑制される方向にあ
るため凹凸部のコーナーが平滑化される。つまり、凹凸
部のコーナーが丸められることになる。
【００１７】このラウンド処理はプラズマエッチングに
よるもので、高温の熱酸化における粘性流動を利用した
ラウンド酸化法に比べ、凹凸部のコーナーでの所望の曲
率半径を得るためのラウンド処理量は少なくできる。ま
た基板への損傷もない。
よるもので、高温の熱酸化における粘性流動を利用した
ラウンド酸化法に比べ、凹凸部のコーナーでの所望の曲
率半径を得るためのラウンド処理量は少なくできる。ま
た基板への損傷もない。
【００１８】このためＣＤロスの少ないラウンド処理が
可能となり、ハーフミクロン以下のデバイスにおいても
トランジスタ特性などを劣化させることなく、再現良
く、高い歩留りでデバイスの作製が可能となる。
可能となり、ハーフミクロン以下のデバイスにおいても
トランジスタ特性などを劣化させることなく、再現良
く、高い歩留りでデバイスの作製が可能となる。
【００１９】図３は本発明の方法が従来に比べ少ないラ
ウンド処理量で同等の結果が得られることを示したもの
で、従来のラウンド酸化法と本発明の方法とによるラウ
ンド処理量（本発明ではエッチング量、従来方法では酸
化膜厚）に対するゲート耐圧を比べたグラフである。縦
軸ｒはｒ＝Ｖｃ／Ｖｐで、Ｖｐは平面にゲート膜を形成
したときのゲート耐圧、Ｖｃは凹凸を有する基板にラウ
ンド処理を行い、ゲート膜を形成したときのゲート耐圧
である。横軸はラウンド処理に要した酸化量ｔｒであ
る。また図中ＡとＢはラウンド処理の違いを示したもの
で、Ａは本発明による方法で、Ｂは従来のラウンド酸化
によるものである。実用上問題ない範囲であるｒ＞０．
９となるラウンド処理量は従来方法が１８００Å以上で
あったのに対し本発明の方法では４００Å程度で十分で
ある。すなわち、小さいＣＤロスでのラウンド処理が可
能となり、このロス量はハーフミクロン以下のデバイス
にも十分許容できるものである。
ウンド処理量で同等の結果が得られることを示したもの
で、従来のラウンド酸化法と本発明の方法とによるラウ
ンド処理量（本発明ではエッチング量、従来方法では酸
化膜厚）に対するゲート耐圧を比べたグラフである。縦
軸ｒはｒ＝Ｖｃ／Ｖｐで、Ｖｐは平面にゲート膜を形成
したときのゲート耐圧、Ｖｃは凹凸を有する基板にラウ
ンド処理を行い、ゲート膜を形成したときのゲート耐圧
である。横軸はラウンド処理に要した酸化量ｔｒであ
る。また図中ＡとＢはラウンド処理の違いを示したもの
で、Ａは本発明による方法で、Ｂは従来のラウンド酸化
によるものである。実用上問題ない範囲であるｒ＞０．
９となるラウンド処理量は従来方法が１８００Å以上で
あったのに対し本発明の方法では４００Å程度で十分で
ある。すなわち、小さいＣＤロスでのラウンド処理が可
能となり、このロス量はハーフミクロン以下のデバイス
にも十分許容できるものである。
【００２０】本実施例の具体的な適用としてはトレンチ
・キャパシタ、トレンチ・アイソレーションなどへのラ
ウンド処理が考えられる。
・キャパシタ、トレンチ・アイソレーションなどへのラ
ウンド処理が考えられる。
【００２１】また本発明者はフロンガスとして、Ｃ
2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ10、Ｃ5Ｆ12についても検証を行っ
たが、同様の効果がみられた。
2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ10、Ｃ5Ｆ12についても検証を行っ
たが、同様の効果がみられた。
【００２２】なお本発明においては、プラズマ生成の方
法として高周波放電によるものについて示したがこの限
りではなく、マイクロ波放電、マグネトロンなどについ
ても同様の効果がある。
法として高周波放電によるものについて示したがこの限
りではなく、マイクロ波放電、マグネトロンなどについ
ても同様の効果がある。
【００２３】
【発明の効果】以上説明したように本発明は、トレンチ
・キャパシタ、トレンチ・アイソレーションなどの凹凸
部のコーナーのラウンド処理において次の効果を有す
る。
・キャパシタ、トレンチ・アイソレーションなどの凹凸
部のコーナーのラウンド処理において次の効果を有す
る。
【００２４】１．従来の高温の熱酸化の粘性流動を利用
したラウンド酸化法に比べＣＤロスの小さなラウンド処
理が可能となる。そのため素子分離領域のコーナーにお
ける酸化膜の薄膜化による耐圧劣化防止のために必要な
ラウンド処理量（ＣＤロス）が従来のラウンド酸化法比
べ少ないため、従って寸法誤差が小さくなり素子性能の
均一化が達成される。
したラウンド酸化法に比べＣＤロスの小さなラウンド処
理が可能となる。そのため素子分離領域のコーナーにお
ける酸化膜の薄膜化による耐圧劣化防止のために必要な
ラウンド処理量（ＣＤロス）が従来のラウンド酸化法比
べ少ないため、従って寸法誤差が小さくなり素子性能の
均一化が達成される。
【００２５】２．さらに従来のラウンド酸化法では不可
能であったハーフミクロン以下のデバイスのトレンチの
コーナーのラウンド処理が本発明の方法により可能とな
る。 ３．ラウンド酸化法に比べ、処理時間が少ないため（十
数秒／枚）のため、工程の効率化がはかれる。
能であったハーフミクロン以下のデバイスのトレンチの
コーナーのラウンド処理が本発明の方法により可能とな
る。 ３．ラウンド酸化法に比べ、処理時間が少ないため（十
数秒／枚）のため、工程の効率化がはかれる。
【００２６】４．化学的エッチングのためイオンなどに
よる照射損傷が生じない。このため、本発明のラウンド
処理は、トレンチ形成において異方性エッチングを行っ
たあとの損傷層の除去を兼ねることもできる。
よる照射損傷が生じない。このため、本発明のラウンド
処理は、トレンチ形成において異方性エッチングを行っ
たあとの損傷層の除去を兼ねることもできる。
【００２７】５．低温プロセスであるため、デバイスへ
の熱影響を考慮する必要がなくなる。
の熱影響を考慮する必要がなくなる。
【００２８】このためプロセスの自由度が大きくなる。
【図１】本発明の方法によるトレンチのコーナーのラウ
ンド処理方法を示した工程断面図。
ンド処理方法を示した工程断面図。
【図２】本発明の実施例に用いたプラズマエッチング装
置の概略図。
置の概略図。
【図３】従来のラウンド酸化法（図中Ｂ）と本発明の方
法（図中Ａ）とによるラウンド処理量に対するゲート耐
圧を比べた図。
法（図中Ａ）とによるラウンド処理量に対するゲート耐
圧を比べた図。
【図４】従来のラウンド酸化法によるトレンチのコーナ
ーのラウンド処理方法を示した工程断面図。
ーのラウンド処理方法を示した工程断面図。
【符号の説明】 １・・・シリコン基板 ２・・・フォトレジスト ３・・・石英反応管 ４・・・高周波コイル ５・・・ガス導入管 ６・・・基板ホルダー ７・・・基板
Claims (6)
- 【請求項１】 半導体基板にトレンチを形成する工程
と、該トレンチ形成後の該半導体基板にＣnＦ2n+2（ｎ
は自然数）と酸素の混合ガスのプラズマによるエッチン
グを加える工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 該ＣnＦ2n+2はＣＦ4であることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 該ＣnＦ2n+2はＣ2Ｆ6であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 該ＣnＦ2n+2はＣ3Ｆ8であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 該ＣnＦ2n+2はＣ4Ｆ10であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 該ＣnＦ2n+2はＣ5Ｆ12であることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2511992A JPH05226298A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2511992A JPH05226298A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226298A true JPH05226298A (ja) | 1993-09-03 |
Family
ID=12157048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2511992A Pending JPH05226298A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226298A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP2006191105A (ja) * | 2004-12-31 | 2006-07-20 | Dongbuanam Semiconductor Inc | 半導体素子及びその製造方法 |
| US7309641B2 (en) * | 2004-11-24 | 2007-12-18 | United Microelectronics Corp. | Method for rounding bottom corners of trench and shallow trench isolation process |
-
1992
- 1992-02-12 JP JP2511992A patent/JPH05226298A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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