JPH05226324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05226324A JPH05226324A JP2511892A JP2511892A JPH05226324A JP H05226324 A JPH05226324 A JP H05226324A JP 2511892 A JP2511892 A JP 2511892A JP 2511892 A JP2511892 A JP 2511892A JP H05226324 A JPH05226324 A JP H05226324A
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- round
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 シリコン・トレンチのコーナーのラウンド処
理をプラズマ酸化により行う。プラズマ酸化では凸部に
おいて電界集中が起るため平坦部に比べ酸化が進む。形
成された酸化膜は凸部が厚いため、プラズマ酸化後この
酸化を除去するとトレンチ凸部のコーナーがラウンド化
される。 【効果】 耐圧劣化防止のために必要なラウンド処理量
（ＣＤロス）が従来のラウンド酸化法比べ少ないため、
寸法誤差の低下により素子性能の均一化、また微細素子
の作製が可能になる、またプロセスの低温化によりデバ
イスへの熱影響が少なくなるといった効果を有する。
理をプラズマ酸化により行う。プラズマ酸化では凸部に
おいて電界集中が起るため平坦部に比べ酸化が進む。形
成された酸化膜は凸部が厚いため、プラズマ酸化後この
酸化を除去するとトレンチ凸部のコーナーがラウンド化
される。 【効果】 耐圧劣化防止のために必要なラウンド処理量
（ＣＤロス）が従来のラウンド酸化法比べ少ないため、
寸法誤差の低下により素子性能の均一化、また微細素子
の作製が可能になる、またプロセスの低温化によりデバ
イスへの熱影響が少なくなるといった効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に凹凸を有するシリコン基板の凹凸部のコーナ
ーを丸める技術に関する。
関し、特に凹凸を有するシリコン基板の凹凸部のコーナ
ーを丸める技術に関する。
【０００２】
【従来の技術】シリコン基板に溝を形成しこの部分にキ
ャパシタ、素子分領域を形成するトレンチ・キャパシ
タ、トレンチ・アイソレーションはサブミクロン以下の
微細素子の作製において有効な手段である。
ャパシタ、素子分領域を形成するトレンチ・キャパシ
タ、トレンチ・アイソレーションはサブミクロン以下の
微細素子の作製において有効な手段である。
【０００３】トレンチ・キャパシタ、トレンチ・アイソ
レーションの問題点の一つとして、溝のコーナーが角張
っているとその部分に形成されるゲート膜厚が薄くなる
ため、耐圧劣化の原因となることが挙げられる。
レーションの問題点の一つとして、溝のコーナーが角張
っているとその部分に形成されるゲート膜厚が薄くなる
ため、耐圧劣化の原因となることが挙げられる。
【０００４】このため溝のコーナーに丸みをつけるラウ
ンド処理が必要となる。従来のラウンド処理技術は熱酸
化工程での粘性流動を利用し、熱酸化工程後、この酸化
膜を除去することでコーナーに丸みをつけるラウンド酸
化法によるものであった。
ンド処理が必要となる。従来のラウンド処理技術は熱酸
化工程での粘性流動を利用し、熱酸化工程後、この酸化
膜を除去することでコーナーに丸みをつけるラウンド酸
化法によるものであった。
【０００５】この方法の一例を図４（ａ）〜（ｄ）に示
す。
す。
【０００６】まず図４（ａ）に示すようにシリコン基板
１上にフォトリソグラフィによりフォトレジスト２のパ
ターンを形成する。つぎに異方性エッチングによりトレ
ンチの形成を行い、フォトレジスト２を除去する（図４
（ｂ））。この状態で１１００℃の温度で表面酸化を行
なう。この温度域の酸化ではＳｉＯ2が軟化して流動す
るため応力が緩和され形状がスムーズになる。（図４
（ｃ））この後、酸化膜３を除去すれば凹凸部のコーナ
ーがラウンド化される。（図４（ｄ））
１上にフォトリソグラフィによりフォトレジスト２のパ
ターンを形成する。つぎに異方性エッチングによりトレ
ンチの形成を行い、フォトレジスト２を除去する（図４
（ｂ））。この状態で１１００℃の温度で表面酸化を行
なう。この温度域の酸化ではＳｉＯ2が軟化して流動す
るため応力が緩和され形状がスムーズになる。（図４
（ｃ））この後、酸化膜３を除去すれば凹凸部のコーナ
ーがラウンド化される。（図４（ｄ））
【０００７】
【発明が解決しようとする課題】ラウンド酸化技術の問
題点は以下にある。ゲート耐圧劣化を起こさせないよう
な丸みをつけるには、ゲート膜厚の１０倍以上の酸化が
必要である。４ＭＤＲＡＭなどの０．８μｍプロセスで
はゲート膜厚は１８０Å程度である。従ってラウンド酸
化膜厚は１８００Å以上必要となる。この酸化膜厚はＣ
Ｄロスとなるが、０．８μｍプロセスでは、このＣＤロ
スは許容誤差内に収まる。しかし、１６ＭＤＲＡＭ以上
のハーフミクロン以下のデバイスにとっては、このロス
は大きなものとなり許容できるものではなくなる。従っ
て、ハーフミクロン以下のデバイスの作製技術におい
て、ＣＤロスの小さいラウンド処理技術が不可欠とな
る。
題点は以下にある。ゲート耐圧劣化を起こさせないよう
な丸みをつけるには、ゲート膜厚の１０倍以上の酸化が
必要である。４ＭＤＲＡＭなどの０．８μｍプロセスで
はゲート膜厚は１８０Å程度である。従ってラウンド酸
化膜厚は１８００Å以上必要となる。この酸化膜厚はＣ
Ｄロスとなるが、０．８μｍプロセスでは、このＣＤロ
スは許容誤差内に収まる。しかし、１６ＭＤＲＡＭ以上
のハーフミクロン以下のデバイスにとっては、このロス
は大きなものとなり許容できるものではなくなる。従っ
て、ハーフミクロン以下のデバイスの作製技術におい
て、ＣＤロスの小さいラウンド処理技術が不可欠とな
る。
【０００８】本発明は以上の問題点を解決するものでそ
の課題は、トレンチのコーナーのラウンド処理におい
て、ハーフミクロン以下のデバイスにも有効なＣＤロス
の小さな処理を採用することにより、高信頼で、歩留ま
りの向上を図り得る半導体装置の製造方法を提供すると
ころにある。
の課題は、トレンチのコーナーのラウンド処理におい
て、ハーフミクロン以下のデバイスにも有効なＣＤロス
の小さな処理を採用することにより、高信頼で、歩留ま
りの向上を図り得る半導体装置の製造方法を提供すると
ころにある。
【０００９】
【課題を解決するための手段】以上のような問題点を解
決するため、本発明の半導体装置の製造方法は、半導体
基板にトレンチを形成する工程と、該トレンチ形成後の
該半導体基板に正のバイアス電圧を印加し、該半導体基
板を酸素プラズマ雰囲気中で酸化する工程を含むことを
特徴とする。
決するため、本発明の半導体装置の製造方法は、半導体
基板にトレンチを形成する工程と、該トレンチ形成後の
該半導体基板に正のバイアス電圧を印加し、該半導体基
板を酸素プラズマ雰囲気中で酸化する工程を含むことを
特徴とする。
【００１０】
【作用】基本的には酸素ガスを用いたプラズマ酸化であ
り、酸素プラズマにより直接シリコン基板の表面を酸化
させる。プラズマ酸化の機構は明確ではないが、酸化反
応に寄与するのは負イオンであるといわれている。プラ
ズマに対し基板を正にバイアスすれば、プラズマからＯ
-が引き出される。これが基板表面を衝撃し、基板と結
合して酸化物を作る。酸化物の生成速度はプラズマ密
度、バイアス電圧などに依存し、プラズマ密度が高く、
バイアス電圧（電界）が高いほど生成速度は速くなる。
り、酸素プラズマにより直接シリコン基板の表面を酸化
させる。プラズマ酸化の機構は明確ではないが、酸化反
応に寄与するのは負イオンであるといわれている。プラ
ズマに対し基板を正にバイアスすれば、プラズマからＯ
-が引き出される。これが基板表面を衝撃し、基板と結
合して酸化物を作る。酸化物の生成速度はプラズマ密
度、バイアス電圧などに依存し、プラズマ密度が高く、
バイアス電圧（電界）が高いほど生成速度は速くなる。
【００１１】凹凸を有するシリコン基板をプラズマ酸化
させると、凸部では平坦部に比べ電界が集中するため、
酸化速度は平坦部に比べ速くなる。その結果生成された
酸化膜は凸部のコーナーで厚く、平坦部では薄くなる。
この後、生成された酸化膜を除去すれば、凸部のコーナ
ーは丸められる。このラウンド処理は酸化膜の生成速度
の差を利用したもので、高温の熱酸化の粘性流動を利用
したラウンド酸化法に比べ、凸部のコーナーでの所望の
曲率半径を得るための酸化膜厚は薄くできる。このため
ＣＤロスの小さいラウンド処理が可能となり、ハーフミ
クロン以下のデバイスにおいてもトランジスタ特性を劣
化させることなく、再現良く、高い歩留りでデバイスの
作製が可能となる。
させると、凸部では平坦部に比べ電界が集中するため、
酸化速度は平坦部に比べ速くなる。その結果生成された
酸化膜は凸部のコーナーで厚く、平坦部では薄くなる。
この後、生成された酸化膜を除去すれば、凸部のコーナ
ーは丸められる。このラウンド処理は酸化膜の生成速度
の差を利用したもので、高温の熱酸化の粘性流動を利用
したラウンド酸化法に比べ、凸部のコーナーでの所望の
曲率半径を得るための酸化膜厚は薄くできる。このため
ＣＤロスの小さいラウンド処理が可能となり、ハーフミ
クロン以下のデバイスにおいてもトランジスタ特性を劣
化させることなく、再現良く、高い歩留りでデバイスの
作製が可能となる。
【００１２】
【実施例】本発明の実施例を図面を用いて説明する。
【００１３】図２は、本発明の実施例に用いたプラズマ
酸化装置の概略図である。
酸化装置の概略図である。
【００１４】反応部は石英製反応管４の中に対向して配
置された上部電極５と下部電極である基板ホルダー６、
石英反応管外部に巻かれた高周波コイル７、ガス導入管
８から構成される。酸素ガスはガス導入管８から導入さ
れ、例えば４００ｋＨｚの高周波を高周波コイル７に印
加し、酸素ガスを励起する。基板９はプラズマ中あるい
はプラズマからある程度距離を離した電極上６に置か
れ、基板電極には正のバイアスが印加できるようになっ
ている。 プラズマに対し基板９を正にバイアスするこ
とで、プラズマからＯ-が引き出される。これが基板表
面を衝撃し、基板と結合して酸化物を作る。
置された上部電極５と下部電極である基板ホルダー６、
石英反応管外部に巻かれた高周波コイル７、ガス導入管
８から構成される。酸素ガスはガス導入管８から導入さ
れ、例えば４００ｋＨｚの高周波を高周波コイル７に印
加し、酸素ガスを励起する。基板９はプラズマ中あるい
はプラズマからある程度距離を離した電極上６に置か
れ、基板電極には正のバイアスが印加できるようになっ
ている。 プラズマに対し基板９を正にバイアスするこ
とで、プラズマからＯ-が引き出される。これが基板表
面を衝撃し、基板と結合して酸化物を作る。
【００１５】図１（ａ）〜（ｅ）は本発明の方法による
トレンチの凸部のコーナーのラウンド処理方法を示した
断面図である。まず図１（ａ）に示すようにシリコン基
板１上にフォトリソグラフィによりフォトレジスト２の
パターンを形成する。つぎに異方性エッチングによりト
レンチの形成を行い、フォトレジスト２を除去する（図
１（ｂ））。この状態で図２に示した装置により基板１
全面のプラズマ酸化を行う。酸化条件の一例として本実
施例では酸素ガスを用い、ガス圧力０．１Ｔｏｒｒ、高
周波パワー５００Ｗ、陽極電圧５０Ｖで酸化を行った。
酸化速度は平坦部で約１０００Å／ｍｉｎであり、約５
００Åの厚さの酸化膜を形成した（図１（ｃ））。 凹
凸を有するシリコン基板をプラズマ中にさらすと、凸部
では平坦部に比べ電界が集中する。このため、Ｏ-のシ
リコン基板表面への衝撃は凸部の方が平坦部に比べ強
く、酸化速度は平坦部に比べ速くなる。その結果、平坦
部での酸化膜厚ｔｐと凸部のコーナーでの酸化膜厚ｔｃ
は、ｔｃ＞ｔｐとなり、凸部で厚く、平坦部では薄くな
る（図１（ｄ））。この後、形成された酸化膜３を緩衝
フッ酸溶液などで除去すれば、図１（ｅ）に示すように
トレンチの凸部のコーナーのラウンド処理がなされる。
トレンチの凸部のコーナーのラウンド処理方法を示した
断面図である。まず図１（ａ）に示すようにシリコン基
板１上にフォトリソグラフィによりフォトレジスト２の
パターンを形成する。つぎに異方性エッチングによりト
レンチの形成を行い、フォトレジスト２を除去する（図
１（ｂ））。この状態で図２に示した装置により基板１
全面のプラズマ酸化を行う。酸化条件の一例として本実
施例では酸素ガスを用い、ガス圧力０．１Ｔｏｒｒ、高
周波パワー５００Ｗ、陽極電圧５０Ｖで酸化を行った。
酸化速度は平坦部で約１０００Å／ｍｉｎであり、約５
００Åの厚さの酸化膜を形成した（図１（ｃ））。 凹
凸を有するシリコン基板をプラズマ中にさらすと、凸部
では平坦部に比べ電界が集中する。このため、Ｏ-のシ
リコン基板表面への衝撃は凸部の方が平坦部に比べ強
く、酸化速度は平坦部に比べ速くなる。その結果、平坦
部での酸化膜厚ｔｐと凸部のコーナーでの酸化膜厚ｔｃ
は、ｔｃ＞ｔｐとなり、凸部で厚く、平坦部では薄くな
る（図１（ｄ））。この後、形成された酸化膜３を緩衝
フッ酸溶液などで除去すれば、図１（ｅ）に示すように
トレンチの凸部のコーナーのラウンド処理がなされる。
【００１６】図３は従来のラウンド酸化法と本発明の方
法とによるラウンド処理量（酸化膜厚）に対するゲート
耐圧を比べたグラフである。縦軸ｒはｒ＝Ｖｃ／Ｖｐ
で、Ｖｐは平面にゲート膜を形成したときのゲート耐
圧、Ｖｃは凹凸を有する基板にラウンド処理を行い、ゲ
ート膜を形成したときのゲート耐圧である。横軸はラウ
ンド処理に要した酸化量ｔｒである。また図中ＡとＢは
ラウンド処理の違いを示したもので、Ａは本発明による
方法で、Ｂは従来のラウンド酸化による物である。実用
上問題ない範囲であるｒ＞０．９となるラウンド処理量
は従来方法が１８００Å以上であったのに対し本発明の
方法では５００Å程度で十分である。すなわち、小さい
ＣＤロスでのラウンド処理が可能となり、このロス量は
ハーフミクロン以下のデバイスにも十分許容できるもの
である。
法とによるラウンド処理量（酸化膜厚）に対するゲート
耐圧を比べたグラフである。縦軸ｒはｒ＝Ｖｃ／Ｖｐ
で、Ｖｐは平面にゲート膜を形成したときのゲート耐
圧、Ｖｃは凹凸を有する基板にラウンド処理を行い、ゲ
ート膜を形成したときのゲート耐圧である。横軸はラウ
ンド処理に要した酸化量ｔｒである。また図中ＡとＢは
ラウンド処理の違いを示したもので、Ａは本発明による
方法で、Ｂは従来のラウンド酸化による物である。実用
上問題ない範囲であるｒ＞０．９となるラウンド処理量
は従来方法が１８００Å以上であったのに対し本発明の
方法では５００Å程度で十分である。すなわち、小さい
ＣＤロスでのラウンド処理が可能となり、このロス量は
ハーフミクロン以下のデバイスにも十分許容できるもの
である。
【００１７】本実施例の具体的な適用としてはトレンチ
・アイソレーション、トレンチ・キャパシタなどのラウ
ンド処理が考えられる。
・アイソレーション、トレンチ・キャパシタなどのラウ
ンド処理が考えられる。
【００１８】なお本発明においては、プラズマ生成の方
法として高周波放電によるものについて示したがこの限
りではなく、マイクロ波放電、マグネトロンなどについ
ても同様の効果がある。またガスについても酸素ガスに
ついて示したが少なくとも酸素元素を含むガスでも有効
である。
法として高周波放電によるものについて示したがこの限
りではなく、マイクロ波放電、マグネトロンなどについ
ても同様の効果がある。またガスについても酸素ガスに
ついて示したが少なくとも酸素元素を含むガスでも有効
である。
【００１９】
【発明の効果】以上説明したように本発明は、トレンチ
のコーナーのラウンド処理において以下の効果を有す
る。
のコーナーのラウンド処理において以下の効果を有す
る。
【００２０】１．従来の高温の熱酸化の粘性流動を利用
したラウンド酸化法に比べＣＤロスの小さなラウンド処
理が可能となる。そのため凹凸部のコーナーにおける酸
化膜の薄膜化による耐圧劣化防止のために必要なラウン
ド処理量（ＣＤロス）が従来のラウンド酸化法比べ少な
いため、従って寸法誤差が小さくなり素子性能の均一化
が達成される。
したラウンド酸化法に比べＣＤロスの小さなラウンド処
理が可能となる。そのため凹凸部のコーナーにおける酸
化膜の薄膜化による耐圧劣化防止のために必要なラウン
ド処理量（ＣＤロス）が従来のラウンド酸化法比べ少な
いため、従って寸法誤差が小さくなり素子性能の均一化
が達成される。
【００２１】２．さらに従来のラウンド酸化法では不可
能であったハーフミクロン以下のデバイスのトレンチ・
アイソレーション、トレンチ・キャパシタなどのラウン
ド処理が可能となる。
能であったハーフミクロン以下のデバイスのトレンチ・
アイソレーション、トレンチ・キャパシタなどのラウン
ド処理が可能となる。
【００２２】３．低温プロセスであるため、デバイスへ
の熱影響を考慮する必要はない。このためプロセスの自
由度が大きくなる。
の熱影響を考慮する必要はない。このためプロセスの自
由度が大きくなる。
【図１】本発明の方法によるトレンチの凸部のコーナー
のラウンド処理方法を示した工程断面図。
のラウンド処理方法を示した工程断面図。
【図２】本発明の実施例に用いたプラズマ酸化装置の概
略図。
略図。
【図３】従来のラウンド酸化法（図中Ｂ）と本発明の方
法（図中Ａ）とによるラウンド処理量（酸化膜厚）に対
するゲート耐圧を比べた図。
法（図中Ａ）とによるラウンド処理量（酸化膜厚）に対
するゲート耐圧を比べた図。
【図４】従来のラウンド酸化法によるトレンチのコーナ
ーのラウンド処理方法を示した工程断面図。
ーのラウンド処理方法を示した工程断面図。
１・・・シリコン基板 ２・・・フォトレジスト ３・・・酸化膜 ４・・・石英反応管 ５・・・上部電極 ６・・・下部電極（基板ホルダー） ７・・・高周波コイル ８・・・ガス導入管 ９・・・基板
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｃ 8427−4Ｍ
Claims (1)
- 【請求項１】 半導体基板にトレンチを形成する工程
と、該トレンチ形成後の該半導体基板に正のバイアス電
圧を印加し、該半導体基板を酸素プラズマ雰囲気中で酸
化する工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2511892A JPH05226324A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2511892A JPH05226324A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226324A true JPH05226324A (ja) | 1993-09-03 |
Family
ID=12157019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2511892A Pending JPH05226324A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226324A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004023549A1 (ja) * | 2002-08-30 | 2004-03-18 | Fujitsu Amd Semiconductor Limited | 半導体装置及びその製造方法 |
| JP2005064392A (ja) * | 2003-08-19 | 2005-03-10 | Neomax Co Ltd | ＳｉＣ単結晶基板の製造方法 |
| KR100701660B1 (ko) * | 2003-04-01 | 2007-03-29 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 제조시의 요철면 형성방법 |
| US7858467B2 (en) | 2008-03-28 | 2010-12-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP4955880B2 (ja) * | 1999-08-30 | 2012-06-20 | スパンション エルエルシー | 基板内にトレンチを形成する集積回路を製作するための方法 |
| JP2014075579A (ja) * | 2012-09-12 | 2014-04-24 | Hitachi Kokusai Electric Inc | 基板処理装置及び半導体装置の製造方法 |
-
1992
- 1992-02-12 JP JP2511892A patent/JPH05226324A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4955880B2 (ja) * | 1999-08-30 | 2012-06-20 | スパンション エルエルシー | 基板内にトレンチを形成する集積回路を製作するための方法 |
| WO2004023549A1 (ja) * | 2002-08-30 | 2004-03-18 | Fujitsu Amd Semiconductor Limited | 半導体装置及びその製造方法 |
| KR100701660B1 (ko) * | 2003-04-01 | 2007-03-29 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 제조시의 요철면 형성방법 |
| JP2005064392A (ja) * | 2003-08-19 | 2005-03-10 | Neomax Co Ltd | ＳｉＣ単結晶基板の製造方法 |
| US7858467B2 (en) | 2008-03-28 | 2010-12-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US8097503B2 (en) | 2008-03-28 | 2012-01-17 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US8404537B2 (en) | 2008-03-28 | 2013-03-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2014075579A (ja) * | 2012-09-12 | 2014-04-24 | Hitachi Kokusai Electric Inc | 基板処理装置及び半導体装置の製造方法 |
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