JPH0555358A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0555358A JPH0555358A JP21768591A JP21768591A JPH0555358A JP H0555358 A JPH0555358 A JP H0555358A JP 21768591 A JP21768591 A JP 21768591A JP 21768591 A JP21768591 A JP 21768591A JP H0555358 A JPH0555358 A JP H0555358A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法、特に張り合わせＳＯ
Ｉ基板にトレンチ型素子分離帯を形成する方法に関し、
素子形成領域内に素子分離帯形成に起因する結晶欠陥が
発生するのを防止することを目的とする。 【構成】 半導体基板１表面に形成した基板絶縁膜２に
開口部2Aを設けて半導体基板１の表面を表出させ、表出
した表面から半導体基板１内に開口部2Aより幅が狭いト
レンチ1Aを形成し、半導体基板１のトレンチ1A開口部の
エッジを等方性エッチングにより除去した後、そのトレ
ンチ1A部に熱酸化膜1bを形成し、更に熱酸化膜1b上にＣ
ＶＤ法により絶縁膜３を被着し、その後半導体基板１に
基板絶縁膜２を介して支持基板４を張り付けるように構
成する。
Ｉ基板にトレンチ型素子分離帯を形成する方法に関し、
素子形成領域内に素子分離帯形成に起因する結晶欠陥が
発生するのを防止することを目的とする。 【構成】 半導体基板１表面に形成した基板絶縁膜２に
開口部2Aを設けて半導体基板１の表面を表出させ、表出
した表面から半導体基板１内に開口部2Aより幅が狭いト
レンチ1Aを形成し、半導体基板１のトレンチ1A開口部の
エッジを等方性エッチングにより除去した後、そのトレ
ンチ1A部に熱酸化膜1bを形成し、更に熱酸化膜1b上にＣ
ＶＤ法により絶縁膜３を被着し、その後半導体基板１に
基板絶縁膜２を介して支持基板４を張り付けるように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に張り合わせＳＯＩ基板にトレンチ型素子分離帯を形
成する方法に関する。
特に張り合わせＳＯＩ基板にトレンチ型素子分離帯を形
成する方法に関する。
【０００２】張り合わせＳＯＩ( Silicon On Insulator
)基板は、支持基板上に絶縁膜を介して半導体基板を張
り付けた後、この半導体基板を薄膜化して素子形成用の
半導体層を形成するものであり、素子特性や素子間分離
等の点でバルク基板より優れている。又、素子分離帯を
トレンチ（溝）型とすることにより、素子分離帯の幅、
面積を縮小することが出来る。そのため、近年、高性能
かつ高集積度の半導体装置等の製造にこれらの技術が使
用されるようになった。
)基板は、支持基板上に絶縁膜を介して半導体基板を張
り付けた後、この半導体基板を薄膜化して素子形成用の
半導体層を形成するものであり、素子特性や素子間分離
等の点でバルク基板より優れている。又、素子分離帯を
トレンチ（溝）型とすることにより、素子分離帯の幅、
面積を縮小することが出来る。そのため、近年、高性能
かつ高集積度の半導体装置等の製造にこれらの技術が使
用されるようになった。
【０００３】
【従来の技術】張り合わせＳＯＩ基板にトレンチ型素子
分離帯を形成する場合、従来は半導体基板を基板絶縁膜
を介して支持基板に張り付け、半導体基板を所望の厚さ
に研磨した後、その素子分離領域にトレンチを形成して
いた。その具体的方法の一例を、図２を参照しながら説
明する。図２は従来例の製造工程を示す断面図であり、
(a)→(c) がその工程順を示している。同図において図
１と同じものには同一の符号を付与した。１は半導体基
板、２は基板絶縁膜、４は支持基板である。
分離帯を形成する場合、従来は半導体基板を基板絶縁膜
を介して支持基板に張り付け、半導体基板を所望の厚さ
に研磨した後、その素子分離領域にトレンチを形成して
いた。その具体的方法の一例を、図２を参照しながら説
明する。図２は従来例の製造工程を示す断面図であり、
(a)→(c) がその工程順を示している。同図において図
１と同じものには同一の符号を付与した。１は半導体基
板、２は基板絶縁膜、４は支持基板である。
【０００４】Si単結晶からなる半導体基板１は、SiO2か
らなる基板絶縁膜２を介してSiからなる支持基板４に張
り付けられた後、所望の厚さに研磨される。この半導体
基板１の表面から所望の深さのトレンチ1Aを形成する
（図２(a) 参照）。
らなる基板絶縁膜２を介してSiからなる支持基板４に張
り付けられた後、所望の厚さに研磨される。この半導体
基板１の表面から所望の深さのトレンチ1Aを形成する
（図２(a) 参照）。
【０００５】次に熱酸化によりトレンチ1A内部を含む半
導体基板１表面を熱酸化して、厚い（例えば3000Å）熱
酸化膜1cを形成する（図２(b) 参照）。次に異方性ドラ
イエッチングを行って半導体基板１上面の熱酸化膜1cを
除去する（図２(c) 参照）。このようにして得られる素
子分離帯はいわゆるエア・アイソレーションであるが、
上記の工程において、熱酸化膜1c形成後にポリシリコン
等をＣＶＤ法により被着してトレンチ1A内部を充填する
場合もある。
導体基板１表面を熱酸化して、厚い（例えば3000Å）熱
酸化膜1cを形成する（図２(b) 参照）。次に異方性ドラ
イエッチングを行って半導体基板１上面の熱酸化膜1cを
除去する（図２(c) 参照）。このようにして得られる素
子分離帯はいわゆるエア・アイソレーションであるが、
上記の工程において、熱酸化膜1c形成後にポリシリコン
等をＣＶＤ法により被着してトレンチ1A内部を充填する
場合もある。
【０００６】
【発明が解決しようとする課題】ところがこのような方
法により素子分離帯を形成すると、トレンチ形成後にそ
の側壁を熱酸化する際に、体積膨張に起因する応力のた
めに素子形成領域内に結晶欠陥が発生する（図２におい
てＤで示した）。即ち、Siが酸化して SiO2 になると体
積が約二倍に膨張するが、トレンチ底部が SiO2 の厚い
膜に接しているからこの部分では膨張を妨げられて応力
を生じ、結晶欠陥を発生させる。結晶欠陥があるとデバ
イスの特性に悪影響を及ぼすことになる。又、トレンチ
開口部分のエッジでも応力を生じて結晶欠陥を発生させ
るが、これは僅少である上、表面研磨により除去するこ
とが出来る。
法により素子分離帯を形成すると、トレンチ形成後にそ
の側壁を熱酸化する際に、体積膨張に起因する応力のた
めに素子形成領域内に結晶欠陥が発生する（図２におい
てＤで示した）。即ち、Siが酸化して SiO2 になると体
積が約二倍に膨張するが、トレンチ底部が SiO2 の厚い
膜に接しているからこの部分では膨張を妨げられて応力
を生じ、結晶欠陥を発生させる。結晶欠陥があるとデバ
イスの特性に悪影響を及ぼすことになる。又、トレンチ
開口部分のエッジでも応力を生じて結晶欠陥を発生させ
るが、これは僅少である上、表面研磨により除去するこ
とが出来る。
【０００７】本発明はこのような問題を解決して、ＳＯ
Ｉ基板の素子形成領域に結晶欠陥を発生させることなく
素子分離領域にトレンチ型素子分離帯を形成することが
可能な半導体装置の製造方法を提供することを目的とす
る。
Ｉ基板の素子形成領域に結晶欠陥を発生させることなく
素子分離領域にトレンチ型素子分離帯を形成することが
可能な半導体装置の製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】この目的は、本発明によ
れば、半導体基板１表面に形成した基板絶縁膜２に開口
部2Aを設けて半導体基板１の表面を表出させ、表出した
表面から半導体基板１内に開口部2Aより幅が狭いトレン
チ1Aを形成し、半導体基板１のトレンチ1A開口部のエッ
ジを等方性エッチングにより除去した後、そのトレンチ
1A部に熱酸化膜1bを形成し、熱酸化膜1b上にＣＶＤ法に
より絶縁膜３を被着し、その後半導体基板１に基板絶縁
膜２を介して支持基板４を張り付けることを特徴とする
半導体装置の製造方法とすることで、達成される。
れば、半導体基板１表面に形成した基板絶縁膜２に開口
部2Aを設けて半導体基板１の表面を表出させ、表出した
表面から半導体基板１内に開口部2Aより幅が狭いトレン
チ1Aを形成し、半導体基板１のトレンチ1A開口部のエッ
ジを等方性エッチングにより除去した後、そのトレンチ
1A部に熱酸化膜1bを形成し、熱酸化膜1b上にＣＶＤ法に
より絶縁膜３を被着し、その後半導体基板１に基板絶縁
膜２を介して支持基板４を張り付けることを特徴とする
半導体装置の製造方法とすることで、達成される。
【０００９】
【作用】本発明の製造方法の場合には、支持基板を張
り付ける以前に基板絶縁膜側からトレンチを形成し、し
かもトレンチより幅の広い開口部を基板絶縁膜に設ける
から、トレンチは上下いずれでも基板絶縁膜に接しな
い、上記により生じる半導体基板のトレンチ開口部
のエッジは熱酸化前に除去して丸みをつけておく、ト
レンチ部を被覆する絶縁膜はＣＶＤ法により形成するか
ら、熱酸化膜はこのＣＶＤ絶縁膜の下地として必要な厚
さがあればよく、従って極めて薄くすることが出来る。
り付ける以前に基板絶縁膜側からトレンチを形成し、し
かもトレンチより幅の広い開口部を基板絶縁膜に設ける
から、トレンチは上下いずれでも基板絶縁膜に接しな
い、上記により生じる半導体基板のトレンチ開口部
のエッジは熱酸化前に除去して丸みをつけておく、ト
レンチ部を被覆する絶縁膜はＣＶＤ法により形成するか
ら、熱酸化膜はこのＣＶＤ絶縁膜の下地として必要な厚
さがあればよく、従って極めて薄くすることが出来る。
【００１０】以上のことから、トレンチ部の Si を熱酸
化する際の、体積膨張に起因する応力の発生は抑制さ
れ、従来の方法の場合の図２(b) におけるＤのような結
晶欠陥を半導体基板の素子形成領域に生じることはな
い。
化する際の、体積膨張に起因する応力の発生は抑制さ
れ、従来の方法の場合の図２(b) におけるＤのような結
晶欠陥を半導体基板の素子形成領域に生じることはな
い。
【００１１】
【実施例】張り合わせＳＯＩ基板にトレンチ型素子分離
帯を形成する方法の本発明に基づく実施例を図１を参照
しながら説明する。図１は本発明の実施例の製造工程を
示す断面図であり、 (a)→(f) がその工程順を示してい
る。図において、１は半導体基板、1Aはトレンチ、1bは
熱酸化膜、２は基板絶縁膜、2Aは開口部、３は絶縁膜、
４は支持基板である。
帯を形成する方法の本発明に基づく実施例を図１を参照
しながら説明する。図１は本発明の実施例の製造工程を
示す断面図であり、 (a)→(f) がその工程順を示してい
る。図において、１は半導体基板、1Aはトレンチ、1bは
熱酸化膜、２は基板絶縁膜、2Aは開口部、３は絶縁膜、
４は支持基板である。
【００１２】半導体基板１は Si 単結晶基板である（例
えばｐ型で抵抗率が10Ω・cm）。先ずこの半導体基板１
をウエット O2 雰囲気中で1050℃で加熱して１.0μm の
SiO2からなる基板絶縁膜２を形成する。
えばｐ型で抵抗率が10Ω・cm）。先ずこの半導体基板１
をウエット O2 雰囲気中で1050℃で加熱して１.0μm の
SiO2からなる基板絶縁膜２を形成する。
【００１３】次にこの基板絶縁膜２の表面にレジストを
塗布した後これをパターニングし、このレジストをマス
クとして HF 系のエッチング液により基板絶縁膜２をエ
ッチングして開口部2Aを設け、半導体基板１表面の素子
分離領域を表出させる。この開口部2Aの幅は所望のトレ
ンチ幅より広くする。
塗布した後これをパターニングし、このレジストをマス
クとして HF 系のエッチング液により基板絶縁膜２をエ
ッチングして開口部2Aを設け、半導体基板１表面の素子
分離領域を表出させる。この開口部2Aの幅は所望のトレ
ンチ幅より広くする。
【００１４】このレジストを除去した後、再びレジスト
を塗布してこれをパターニングし、このレジストをマス
クとして半導体基板１をその表出している表面から異方
性エッチング（反応性イオンエッチング）を行って素子
分離領域に所望の幅、所望の深さのトレンチ1Aを形成す
る（図１(a) 参照）。トレンチ1Aの深さは半導体基板１
がＳＯＩとして最終的に必要とする厚さに等しくする。
を塗布してこれをパターニングし、このレジストをマス
クとして半導体基板１をその表出している表面から異方
性エッチング（反応性イオンエッチング）を行って素子
分離領域に所望の幅、所望の深さのトレンチ1Aを形成す
る（図１(a) 参照）。トレンチ1Aの深さは半導体基板１
がＳＯＩとして最終的に必要とする厚さに等しくする。
【００１５】次にレジストを除去した後、CF4 プラズマ
を用いたケミカル・ドライエッチング（等方性エッチン
グ）を行って半導体基板１のトレンチ1A開口部のエッジ
を除去する（即ち丸みをつける）（図１(b) 参照）。こ
のエッチングにより生じたSiのダメージ層をウエットエ
ッチングにより除去した後、ドライ O2 雰囲気中で約90
0 ℃で加熱してトレンチ1A内を酸化し、膜厚約 300Åの
熱酸化膜1bを形成する（図１(c) 参照）。次にＣＶＤ法
により全面に Si3N4を約 300Å被着して絶縁膜３を形成
した後、基板絶縁膜２表面に付着した Si3N4を研磨によ
り除去する（図１(d) 参照）。
を用いたケミカル・ドライエッチング（等方性エッチン
グ）を行って半導体基板１のトレンチ1A開口部のエッジ
を除去する（即ち丸みをつける）（図１(b) 参照）。こ
のエッチングにより生じたSiのダメージ層をウエットエ
ッチングにより除去した後、ドライ O2 雰囲気中で約90
0 ℃で加熱してトレンチ1A内を酸化し、膜厚約 300Åの
熱酸化膜1bを形成する（図１(c) 参照）。次にＣＶＤ法
により全面に Si3N4を約 300Å被着して絶縁膜３を形成
した後、基板絶縁膜２表面に付着した Si3N4を研磨によ
り除去する（図１(d) 参照）。
【００１６】次にこの基板絶縁膜２上に支持基板４を載
置し、酸化雰囲気中で圧力と熱を加えて半導体基板１と
支持基板４とを張り合わせる。尚、支持基板４としては
Siウェーハを使用する（図１(e) 参照）。
置し、酸化雰囲気中で圧力と熱を加えて半導体基板１と
支持基板４とを張り合わせる。尚、支持基板４としては
Siウェーハを使用する（図１(e) 参照）。
【００１７】その後、半導体基板１を裏面から研磨す
る。研磨材としては、例えばＫＯＨ系の液にアルミナの
砥粒を混入したものを使用する。トレンチ1Aが露出する
まで研磨することにより、素子形成領域がトレンチに包
囲され、しかも素子形成領域に結晶欠陥のないＳＯＩが
完成する（図１(f) 参照）。
る。研磨材としては、例えばＫＯＨ系の液にアルミナの
砥粒を混入したものを使用する。トレンチ1Aが露出する
まで研磨することにより、素子形成領域がトレンチに包
囲され、しかも素子形成領域に結晶欠陥のないＳＯＩが
完成する（図１(f) 参照）。
【００１８】本発明は以上の実施例に限定されることな
く、更に種々変形して実施出来る。例えば、支持基板４
として Si ウェーハに代えて石英基板を使用することが
可能であり、又、絶縁膜３はＣＶＤで形成した SiO2 で
もよい。更に、トレンチ1A内をＣＶＤ法によりポリシリ
コンや SiO2 で充填する場合も、本発明は有効である。
く、更に種々変形して実施出来る。例えば、支持基板４
として Si ウェーハに代えて石英基板を使用することが
可能であり、又、絶縁膜３はＣＶＤで形成した SiO2 で
もよい。更に、トレンチ1A内をＣＶＤ法によりポリシリ
コンや SiO2 で充填する場合も、本発明は有効である。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ基板の素子形成領域に結晶欠陥を発生させること
なく素子分離領域にトレンチ型素子分離帯を形成するこ
とが可能な半導体装置の製造方法を提供することが出
来、高集積半導体装置の性能向上、製造歩留り向上等に
寄与する。
ＳＯＩ基板の素子形成領域に結晶欠陥を発生させること
なく素子分離領域にトレンチ型素子分離帯を形成するこ
とが可能な半導体装置の製造方法を提供することが出
来、高集積半導体装置の性能向上、製造歩留り向上等に
寄与する。
【図１】 本発明の実施例の製造工程を示す断面図であ
る。
る。
【図２】 従来例の製造工程を示す断面図である。
１ 半導体基板 1A トレンチ 1b, 1c 熱酸化膜 ２ 基板絶縁膜 2A 開口部 ３ 絶縁膜 ４ 支持基板 Ｄ 結晶欠陥
Claims (2)
- 【請求項１】 半導体基板(1) 表面に基板絶縁膜(2) を
形成する工程と、 該基板絶縁膜(2) に開口部(2A)を設けて該半導体基板
(1)の表面を表出させる工程と、 該半導体基板(1) の表出した表面から該半導体基板(1)
内に該開口部(2A)より幅が狭いトレンチ(1A)を形成する
工程と、 該半導体基板(1) の該トレンチ(1A)開口部のエッジを除
去する工程と、 該半導体基板(1) の該トレンチ(1A)部に熱酸化膜(1b)を
形成する工程と、 該熱酸化膜(1b)上にＣＶＤ法により絶縁膜(3) を被着す
る工程と、 該半導体基板(1) に該基板絶縁膜(2) を介して支持基板
(4) を張り付ける工程とを、この順に有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、半導体基板(1) のトレンチ(1A)開口部のエッジ
を、等方性エッチングにより除去することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21768591A JPH0555358A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21768591A JPH0555358A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555358A true JPH0555358A (ja) | 1993-03-05 |
Family
ID=16708120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21768591A Withdrawn JPH0555358A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555358A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194256B1 (en) | 1998-06-29 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
| KR20010058429A (ko) * | 1999-12-27 | 2001-07-06 | 박종섭 | 반도체소자의 격리영역 형성방법 |
| KR100392894B1 (ko) * | 2000-12-27 | 2003-07-28 | 동부전자 주식회사 | 반도체 소자의 트렌치 형성 방법 |
| KR100444607B1 (ko) * | 2002-10-24 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| JP2010135444A (ja) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | 半導体装置 |
-
1991
- 1991-08-29 JP JP21768591A patent/JPH0555358A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194256B1 (en) | 1998-06-29 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
| KR20010058429A (ko) * | 1999-12-27 | 2001-07-06 | 박종섭 | 반도체소자의 격리영역 형성방법 |
| KR100392894B1 (ko) * | 2000-12-27 | 2003-07-28 | 동부전자 주식회사 | 반도체 소자의 트렌치 형성 방법 |
| KR100444607B1 (ko) * | 2002-10-24 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| JP2010135444A (ja) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |