JPH07307382A - トレンチ素子分離構造およびその形成方法 - Google Patents
トレンチ素子分離構造およびその形成方法Info
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- JPH07307382A JPH07307382A JP12457694A JP12457694A JPH07307382A JP H07307382 A JPH07307382 A JP H07307382A JP 12457694 A JP12457694 A JP 12457694A JP 12457694 A JP12457694 A JP 12457694A JP H07307382 A JPH07307382 A JP H07307382A
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Abstract
(57)【要約】
【目的】 後の熱処理工程において素子分離性能が低下
することのないトレンチ素子分離構造およびその形成方
法を提供すること。 【構成】 半導体基体１１に形成した溝１２内に絶縁層
を埋込んでなるトレンチ素子分離構造において、上記絶
縁層は、半導体基体１１と熱膨張係数を略等しくするこ
とが可能な酸窒化シリコン層１３からなるようにする。
このことによって、後の熱処理工程によって半導体基体
１１と酸窒化シリコン層１３との界面に応力が生じ難く
くなり、界面における結晶欠陥の発生が少なくなる。
することのないトレンチ素子分離構造およびその形成方
法を提供すること。 【構成】 半導体基体１１に形成した溝１２内に絶縁層
を埋込んでなるトレンチ素子分離構造において、上記絶
縁層は、半導体基体１１と熱膨張係数を略等しくするこ
とが可能な酸窒化シリコン層１３からなるようにする。
このことによって、後の熱処理工程によって半導体基体
１１と酸窒化シリコン層１３との界面に応力が生じ難く
くなり、界面における結晶欠陥の発生が少なくなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基体に形成され
る素子間の電気的分離を図るためのトレンチ素子分離構
造およびその形成方法に関するものである。
る素子間の電気的分離を図るためのトレンチ素子分離構
造およびその形成方法に関するものである。
【０００２】
【従来の技術】素子間の電気的分離を図るための構造と
して、トレンチ素子分離構造が知られている。この素子
分離構造は、例えばシリコンからなる半導体基体に形成
された溝内に、酸化シリコンからなる絶縁層を埋設して
なるものである。最近ではエッチングの技術の進歩によ
って、幅１μｍ程度、深さ数μｍ程度の溝からなるトレ
ンチ素子分離構造が可能になっている。
して、トレンチ素子分離構造が知られている。この素子
分離構造は、例えばシリコンからなる半導体基体に形成
された溝内に、酸化シリコンからなる絶縁層を埋設して
なるものである。最近ではエッチングの技術の進歩によ
って、幅１μｍ程度、深さ数μｍ程度の溝からなるトレ
ンチ素子分離構造が可能になっている。
【０００３】トレンチ素子分離構造は幅が小さくてすみ
かつ深さ方向を確保できることから、その最大の利点は
従来のＬＯＣＯＳ(Local Oxidation Of Silicon)素子分
離構造に比べて素子分離領域を大幅に縮小できる点にあ
る。特に、埋込みコレクタ層を有するバイポーラＬＳＩ
において素子分離領域を大幅に縮小できる点は非常に有
効であり、８０％近い素子分離領域の縮小が可能であ
る。
かつ深さ方向を確保できることから、その最大の利点は
従来のＬＯＣＯＳ(Local Oxidation Of Silicon)素子分
離構造に比べて素子分離領域を大幅に縮小できる点にあ
る。特に、埋込みコレクタ層を有するバイポーラＬＳＩ
において素子分離領域を大幅に縮小できる点は非常に有
効であり、８０％近い素子分離領域の縮小が可能であ
る。
【０００４】従来、このようなトレンチ素子分離構造は
例えば図５に示したように形成される。すなわち、まず
シリコン基体３１の表面に、酸化シリコンからなる熱酸
化層３２を形成する。続いて熱酸化層３２上に化学的気
相成長（以下、ＣＶＤと記す）によって、酸化シリコン
からなる酸化層３３を堆積する。そして、フォトリソグ
ラフィー技術によってこれら熱酸化層３２と酸化層３３
とでマスクを形成し、それを用いた異方性エッチングに
よってシリコン基体３１に溝３４を形成する（図５
（ａ））。
例えば図５に示したように形成される。すなわち、まず
シリコン基体３１の表面に、酸化シリコンからなる熱酸
化層３２を形成する。続いて熱酸化層３２上に化学的気
相成長（以下、ＣＶＤと記す）によって、酸化シリコン
からなる酸化層３３を堆積する。そして、フォトリソグ
ラフィー技術によってこれら熱酸化層３２と酸化層３３
とでマスクを形成し、それを用いた異方性エッチングに
よってシリコン基体３１に溝３４を形成する（図５
（ａ））。
【０００５】次に異方性エッチングのダメージを除去す
るために、ドライ酸化を行い溝３４の表面に犠牲酸化層
３５を形成する（図５（ｂ））。その後、酸化層３３と
犠牲酸化層３５とをウエットエッチングによって除去
し、再度ドライ酸化を行って溝３４の表面を含めてシリ
コン基体３１の表面に表面酸化層３６を形成する（図５
（ｃ））。
るために、ドライ酸化を行い溝３４の表面に犠牲酸化層
３５を形成する（図５（ｂ））。その後、酸化層３３と
犠牲酸化層３５とをウエットエッチングによって除去
し、再度ドライ酸化を行って溝３４の表面を含めてシリ
コン基体３１の表面に表面酸化層３６を形成する（図５
（ｃ））。
【０００６】続いて図５（ｄ）に示すように、減圧ＣＶ
Ｄによって、溝３４内を埋込む状態で表面酸化層３６上
に酸化シリコン層３７を形成する。その後、溝３４内に
酸化シリコン層３７を埋込んだ状態でシリコン基体３１
の表面の酸化シリコン層３７と表面酸化膜３６とを除去
する。そして図５（ｅ）に示すように、溝３４内に酸化
シリコン層３７が埋込まれたトレンチ素子分離構造が得
られる。
Ｄによって、溝３４内を埋込む状態で表面酸化層３６上
に酸化シリコン層３７を形成する。その後、溝３４内に
酸化シリコン層３７を埋込んだ状態でシリコン基体３１
の表面の酸化シリコン層３７と表面酸化膜３６とを除去
する。そして図５（ｅ）に示すように、溝３４内に酸化
シリコン層３７が埋込まれたトレンチ素子分離構造が得
られる。
【０００７】
【発明が解決しようとする課題】しかしながら溝内に酸
化シリコン層を埋込んだ場合には、シリコン基体と酸化
シリコン層との熱膨張係数の違いにより、後の素子形成
における熱酸化や熱拡散などの熱処理工程によって酸化
シリコン層とシリコン基体との界面に応力が生じる。そ
の結果、界面のシリコン結晶格子にすべりや転移などの
欠陥が発生する。そのため、欠陥を介してリーク電流が
流れて素子分離性能が低下するという問題が生じてい
た。本発明は上記課題を解決するためになされたもので
あり、後の熱処理工程によって素子分離性能が低下する
ことのないトレンチ素子分離構造およびその形成方法を
提供することを目的としている。
化シリコン層を埋込んだ場合には、シリコン基体と酸化
シリコン層との熱膨張係数の違いにより、後の素子形成
における熱酸化や熱拡散などの熱処理工程によって酸化
シリコン層とシリコン基体との界面に応力が生じる。そ
の結果、界面のシリコン結晶格子にすべりや転移などの
欠陥が発生する。そのため、欠陥を介してリーク電流が
流れて素子分離性能が低下するという問題が生じてい
た。本発明は上記課題を解決するためになされたもので
あり、後の熱処理工程によって素子分離性能が低下する
ことのないトレンチ素子分離構造およびその形成方法を
提供することを目的としている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に請求項１記載の発明は、半導体基体に形成した溝内に
絶縁層を埋込んでなるトレンチ素子分離構造において、
上記絶縁層は酸窒化シリコン層からなるものである。ま
た請求項２記載の発明は、請求項１記載の発明における
溝の表面に密着層を形成したものである。
に請求項１記載の発明は、半導体基体に形成した溝内に
絶縁層を埋込んでなるトレンチ素子分離構造において、
上記絶縁層は酸窒化シリコン層からなるものである。ま
た請求項２記載の発明は、請求項１記載の発明における
溝の表面に密着層を形成したものである。
【０００９】さらに請求項３記載の発明は、請求項２記
載の発明における密着層が、少なくともその上記半導体
基体側の界面が酸化シリコン層からなるものである。ま
た請求項４記載の発明は、半導体基体に溝を形成した
後、その溝内を埋込む状態で上記半導体基体の表面に所
定の割合のシリコンと酸素と窒素とを有する酸窒化シリ
コン層を形成する。次いで、溝内に酸窒化シリコン層を
埋込んだ状態で上記半導体基体の表面の酸窒化シリコン
層を除去することによって、請求項１記載の発明のトレ
ンチ素子分離構造を形成する方法である。
載の発明における密着層が、少なくともその上記半導体
基体側の界面が酸化シリコン層からなるものである。ま
た請求項４記載の発明は、半導体基体に溝を形成した
後、その溝内を埋込む状態で上記半導体基体の表面に所
定の割合のシリコンと酸素と窒素とを有する酸窒化シリ
コン層を形成する。次いで、溝内に酸窒化シリコン層を
埋込んだ状態で上記半導体基体の表面の酸窒化シリコン
層を除去することによって、請求項１記載の発明のトレ
ンチ素子分離構造を形成する方法である。
【００１０】また請求項５記載の発明は、半導体基体に
溝を形成し、その溝の表面を含めて上記半導体基体の表
面に密着層を形成する。この後、密着層を介して上記溝
内を埋込む状態で上記半導体基体の表面に、所定の割合
のシリコンと酸素と窒素とを有する酸窒化シリコン層を
形成する。次いでその溝内に酸窒化シリコン層を埋込ん
だ状態で上記半導体基体の表面の酸窒化シリコン層と上
記密着層とを除去することによって、請求項２記載の発
明のトレンチ素子分離構造を形成する方法である。
溝を形成し、その溝の表面を含めて上記半導体基体の表
面に密着層を形成する。この後、密着層を介して上記溝
内を埋込む状態で上記半導体基体の表面に、所定の割合
のシリコンと酸素と窒素とを有する酸窒化シリコン層を
形成する。次いでその溝内に酸窒化シリコン層を埋込ん
だ状態で上記半導体基体の表面の酸窒化シリコン層と上
記密着層とを除去することによって、請求項２記載の発
明のトレンチ素子分離構造を形成する方法である。
【００１１】さらに請求項６記載の発明は、請求項５記
載の発明における密着層の形成を、酸化シリコン層を単
層積層するか、または酸化シリコン層と酸窒化シリコン
層とを積層状態に形成することによって行う方法であ
る。また請求項７記載の発明は、請求項４、請求項５ま
たは請求項６記載の発明において、酸窒化シリコン層を
ＣＶＤによって形成する方法である。
載の発明における密着層の形成を、酸化シリコン層を単
層積層するか、または酸化シリコン層と酸窒化シリコン
層とを積層状態に形成することによって行う方法であ
る。また請求項７記載の発明は、請求項４、請求項５ま
たは請求項６記載の発明において、酸窒化シリコン層を
ＣＶＤによって形成する方法である。
【００１２】
【作用】本発明のトレンチ素子分離構造においては、溝
内に埋込む絶縁層が半導体基体と熱膨張係数を略等しく
することが可能な酸窒化シリコン層からなることから、
温度変化があっても前記半導体基体と前記酸窒化シリコ
ン層との界面に応力が生じ難い。また、前記溝の表面に
密着層が形成されていることで、前記半導体基体と前記
酸窒化シリコン層との密着性が高められたものになる。
内に埋込む絶縁層が半導体基体と熱膨張係数を略等しく
することが可能な酸窒化シリコン層からなることから、
温度変化があっても前記半導体基体と前記酸窒化シリコ
ン層との界面に応力が生じ難い。また、前記溝の表面に
密着層が形成されていることで、前記半導体基体と前記
酸窒化シリコン層との密着性が高められたものになる。
【００１３】また本発明のトレンチ素子分離構造の形成
方法においては、前記溝内に前記酸窒化シリコン層を埋
込む状態で前記半導体基体の表面に所定の割合のシリコ
ンと酸素と窒素とを有する酸窒化シリコン層を形成する
ことから、前記半導体基体と前記溝内との熱膨張係数を
略等しくすることが可能になる。さらに前記溝を含めて
前記半導体基体の表面に密着層を形成することで、前記
溝の表面は前記酸窒化シリコン層に対して密着性の良い
状態になる。また前記酸窒化シリコン層の形成をＣＶＤ
によって行うと、ＣＶＤのガス成分を選択することで、
前記酸窒化シリコン層はシリコンと酸素と窒素とが所定
の割合に形成される。
方法においては、前記溝内に前記酸窒化シリコン層を埋
込む状態で前記半導体基体の表面に所定の割合のシリコ
ンと酸素と窒素とを有する酸窒化シリコン層を形成する
ことから、前記半導体基体と前記溝内との熱膨張係数を
略等しくすることが可能になる。さらに前記溝を含めて
前記半導体基体の表面に密着層を形成することで、前記
溝の表面は前記酸窒化シリコン層に対して密着性の良い
状態になる。また前記酸窒化シリコン層の形成をＣＶＤ
によって行うと、ＣＶＤのガス成分を選択することで、
前記酸窒化シリコン層はシリコンと酸素と窒素とが所定
の割合に形成される。
【００１４】
【実施例】以下、本発明に係るトレンチ素子分離構造お
よびその形成方法の実施例を図面に基づいて説明する。
図１は本発明のトレンチ素子分離構造（以下、本発明構
造と記す）の一例を示した断面図である。図示したよう
にこの本発明構造の実施例は、例えばシリコンからなる
半導体基体１１に溝１２が形成され、その溝１２内に絶
縁層になる酸窒化シリコン層１３が埋め込まれた構造を
なしている。
よびその形成方法の実施例を図面に基づいて説明する。
図１は本発明のトレンチ素子分離構造（以下、本発明構
造と記す）の一例を示した断面図である。図示したよう
にこの本発明構造の実施例は、例えばシリコンからなる
半導体基体１１に溝１２が形成され、その溝１２内に絶
縁層になる酸窒化シリコン層１３が埋め込まれた構造を
なしている。
【００１５】酸窒化シリコン層１３はＳｉx ０y Ｎz で
表される層で、Ｘ、Ｙ、Ｚの値を適当な値とすることに
よって半導体基体１１と略等しい熱膨張係数を持つもの
にすることができる。例えば二酸化シリコン（Ｓｉ
Ｏ2 ）、四窒化シリコン（Ｓｉ3 Ｎ4 ）、シリコン（Ｓ
ｉ）のおよその熱膨張係数はそれぞれ、ＳｉＯ2 が０．
５２×１０μ／℃、Ｓｉ3 Ｎ4 が５．３８×１０μ／
℃、Ｓｉが３．３０×１０μ／℃であり、ＳｉＯ2 ＜Ｓ
ｉ＜Ｓｉ3 Ｎ4 の順になる。そのため、上記のＸ、Ｙ、
Ｚの値を適当な値にすることによって、シリコンからな
る半導体基体１１と略等しい熱膨張係数を持つ酸窒化シ
リコン層１３を得ることができる。
表される層で、Ｘ、Ｙ、Ｚの値を適当な値とすることに
よって半導体基体１１と略等しい熱膨張係数を持つもの
にすることができる。例えば二酸化シリコン（Ｓｉ
Ｏ2 ）、四窒化シリコン（Ｓｉ3 Ｎ4 ）、シリコン（Ｓ
ｉ）のおよその熱膨張係数はそれぞれ、ＳｉＯ2 が０．
５２×１０μ／℃、Ｓｉ3 Ｎ4 が５．３８×１０μ／
℃、Ｓｉが３．３０×１０μ／℃であり、ＳｉＯ2 ＜Ｓ
ｉ＜Ｓｉ3 Ｎ4 の順になる。そのため、上記のＸ、Ｙ、
Ｚの値を適当な値にすることによって、シリコンからな
る半導体基体１１と略等しい熱膨張係数を持つ酸窒化シ
リコン層１３を得ることができる。
【００１６】本発明者によりラザフォード後方散乱法を
用いた測定では、Ｓｉが３０〜４０％程度、Ｏが３０〜
５０％程度、Ｎが２０〜３０％程度の範囲でＸ、Ｙ、Ｚ
の値を規定することで、酸窒化シリコン層１３はシリコ
ンからなる半導体基体１１と熱膨張係数が略等しくなる
という結果が得られている。通常、熱膨張係数が略等し
い材料が接している場合には、温度変化による体積変化
が両材料間で略等しくなるため、それらの界面にほとん
ど応力が発生しない。
用いた測定では、Ｓｉが３０〜４０％程度、Ｏが３０〜
５０％程度、Ｎが２０〜３０％程度の範囲でＸ、Ｙ、Ｚ
の値を規定することで、酸窒化シリコン層１３はシリコ
ンからなる半導体基体１１と熱膨張係数が略等しくなる
という結果が得られている。通常、熱膨張係数が略等し
い材料が接している場合には、温度変化による体積変化
が両材料間で略等しくなるため、それらの界面にほとん
ど応力が発生しない。
【００１７】すなわちこの実施例においては、半導体基
体１１と熱膨張係数を略等しくできる酸窒化シリコン層
１３が溝１２内に埋込まれていることから、熱酸化や熱
拡散などの後の熱処理工程において半導体基体１１と酸
窒化シリコン層１３との界面でほとんど応力が発生しな
い。したがって、上記実施例のトレンチ素子分離構造
は、後の素子形成における熱処理工程において半導体基
体１１と酸窒化シリコン層１３との界面に欠陥が生じ難
く、素子分離性能の低下のないものになる。
体１１と熱膨張係数を略等しくできる酸窒化シリコン層
１３が溝１２内に埋込まれていることから、熱酸化や熱
拡散などの後の熱処理工程において半導体基体１１と酸
窒化シリコン層１３との界面でほとんど応力が発生しな
い。したがって、上記実施例のトレンチ素子分離構造
は、後の素子形成における熱処理工程において半導体基
体１１と酸窒化シリコン層１３との界面に欠陥が生じ難
く、素子分離性能の低下のないものになる。
【００１８】次に、本発明のトレンチ素子分離構造の形
成方法（以下、本発明方法と記す）の一例を、図２に示
す一工程例の説明図を用いて説明する。図２（ａ）に示
すように、まず熱酸化によってシリコンからなる半導体
基体１１の表面に、酸化シリコンからなる熱酸化層１４
を例えば２０ｎｍ程度積層する。次いで熱酸化層１４上
にＣＶＤによって、酸化シリコンからなる酸化層１５を
例えば２００ｎｍ程度積層する。
成方法（以下、本発明方法と記す）の一例を、図２に示
す一工程例の説明図を用いて説明する。図２（ａ）に示
すように、まず熱酸化によってシリコンからなる半導体
基体１１の表面に、酸化シリコンからなる熱酸化層１４
を例えば２０ｎｍ程度積層する。次いで熱酸化層１４上
にＣＶＤによって、酸化シリコンからなる酸化層１５を
例えば２００ｎｍ程度積層する。
【００１９】次に図２（ｂ）に示すように、リソグラフ
ィー技術によって形成しようとする溝１２の幅と略等し
い開口を有するレジスト膜１６を酸化層１５上にマスク
キングする。そして図２（ｃ）に示すように、このレジ
スト膜１６をマスクとして、熱酸化層１４および酸化層
１５をパターンニングする。
ィー技術によって形成しようとする溝１２の幅と略等し
い開口を有するレジスト膜１６を酸化層１５上にマスク
キングする。そして図２（ｃ）に示すように、このレジ
スト膜１６をマスクとして、熱酸化層１４および酸化層
１５をパターンニングする。
【００２０】次いで、アッシャー処理またはウエット処
理によってレジスト膜１６を除去する。そして図２
（ｄ）に示すように、パターンニングした熱酸化層１４
および酸化層１５をマスクにして、例えばＥＣＲ（Elec
tron Cyclotron Resonance）プラズマエッチングによっ
て例えば幅が０．２５μｍ程度、深さが０．２５μｍ程
度の溝１２を形成する。なおエッチングガスには、流量
が１２０ｓｃｃｍ（standard cubic cm/min ）程度の臭
化水素（ＨＢｒ）を用いる。またエッチング雰囲気の圧
力を約０．５Ｐａ、マイクロ波パワーを約８５０Ｗ、高
周波電力を約３０Ｗ、エッチング温度を約０℃程度の条
件に設定する。
理によってレジスト膜１６を除去する。そして図２
（ｄ）に示すように、パターンニングした熱酸化層１４
および酸化層１５をマスクにして、例えばＥＣＲ（Elec
tron Cyclotron Resonance）プラズマエッチングによっ
て例えば幅が０．２５μｍ程度、深さが０．２５μｍ程
度の溝１２を形成する。なおエッチングガスには、流量
が１２０ｓｃｃｍ（standard cubic cm/min ）程度の臭
化水素（ＨＢｒ）を用いる。またエッチング雰囲気の圧
力を約０．５Ｐａ、マイクロ波パワーを約８５０Ｗ、高
周波電力を約３０Ｗ、エッチング温度を約０℃程度の条
件に設定する。
【００２１】続いて、上記の半導体基体１１を酸化性雰
囲気で加熱して、溝１２の表面に熱酸化層からなる犠牲
酸化層（図示せず）を形成する。この犠牲酸化層は、上
記工程のＥＣＲプラズマエッチングによりダメージを受
けて結晶欠陥が生じた溝１２の表面を除去するために行
う。したがって犠牲酸化層の厚さは、形成された犠牲酸
化膜が十分に結晶欠陥層を含むように、例えば２０ｎｍ
程度の厚さに形成される。
囲気で加熱して、溝１２の表面に熱酸化層からなる犠牲
酸化層（図示せず）を形成する。この犠牲酸化層は、上
記工程のＥＣＲプラズマエッチングによりダメージを受
けて結晶欠陥が生じた溝１２の表面を除去するために行
う。したがって犠牲酸化層の厚さは、形成された犠牲酸
化膜が十分に結晶欠陥層を含むように、例えば２０ｎｍ
程度の厚さに形成される。
【００２２】犠牲酸化膜の形成条件としては、例えば酸
化炉を用いた熱酸化では形成雰囲気に酸素を１５ｓｌｍ
（standard litter /min) 程度の流量で供給し、形成雰
囲気の温度を１０００℃程度に設定する。または形成雰
囲気に酸素（Ｏ2 ）と水素（Ｈ2 ）とを供給し、それぞ
れの流量を例えばＯ2 ／Ｈ2 ＝１０／２．５ｓｌｍ程
度、形成雰囲気の温度を８５０℃程度に設定して熱酸化
を行う。
化炉を用いた熱酸化では形成雰囲気に酸素を１５ｓｌｍ
（standard litter /min) 程度の流量で供給し、形成雰
囲気の温度を１０００℃程度に設定する。または形成雰
囲気に酸素（Ｏ2 ）と水素（Ｈ2 ）とを供給し、それぞ
れの流量を例えばＯ2 ／Ｈ2 ＝１０／２．５ｓｌｍ程
度、形成雰囲気の温度を８５０℃程度に設定して熱酸化
を行う。
【００２３】またはＲＴＯ（Rapid Thermal Oxidation
）法によって、上記犠牲酸化を行うこともできる。そ
の場合には、形成雰囲気に酸素を１．５ＳＬＭ程度の流
量で供給し、形成雰囲気の温度を１１００℃程度に設定
する。こうして犠牲酸化膜を形成した後は、フッ酸（Ｈ
Ｆ）系溶液を用いたエッチングによって犠牲酸化膜と熱
酸化層１４と酸化層１５とを除去し、犠牲酸化膜と共に
結晶欠陥層（図示せず）を除く。
）法によって、上記犠牲酸化を行うこともできる。そ
の場合には、形成雰囲気に酸素を１．５ＳＬＭ程度の流
量で供給し、形成雰囲気の温度を１１００℃程度に設定
する。こうして犠牲酸化膜を形成した後は、フッ酸（Ｈ
Ｆ）系溶液を用いたエッチングによって犠牲酸化膜と熱
酸化層１４と酸化層１５とを除去し、犠牲酸化膜と共に
結晶欠陥層（図示せず）を除く。
【００２４】次に図２（ｅ）に示すように、例えば熱Ｃ
ＶＤによって溝１２内を埋込む状態で酸窒化シリコン層
１３を０．２〜０．３μｍ程度の厚さに積層する。その
条件としては、例えば形成雰囲気にジクロロシラン（Ｓ
ｉＨ2 Ｃｌ 2）、アンモニア（ＮＨ3 ）および亜酸化窒
素（Ｎ2 Ｏ）からなる混合ガスを供給し、それぞれの流
量をＳｉＨ2 Ｃｌ 2／ＮＨ3 ／Ｎ2 Ｏ＝５／１００／１
００ｓｌｍ程度、形成雰囲気の温度を７６０℃程度、形
成雰囲気の圧力を６６．５Ｐａ程度にする。
ＶＤによって溝１２内を埋込む状態で酸窒化シリコン層
１３を０．２〜０．３μｍ程度の厚さに積層する。その
条件としては、例えば形成雰囲気にジクロロシラン（Ｓ
ｉＨ2 Ｃｌ 2）、アンモニア（ＮＨ3 ）および亜酸化窒
素（Ｎ2 Ｏ）からなる混合ガスを供給し、それぞれの流
量をＳｉＨ2 Ｃｌ 2／ＮＨ3 ／Ｎ2 Ｏ＝５／１００／１
００ｓｌｍ程度、形成雰囲気の温度を７６０℃程度、形
成雰囲気の圧力を６６．５Ｐａ程度にする。
【００２５】または、形成雰囲気にシラン（Ｓｉ
Ｈ4 ）、アンモニア（ＮＨ3 ）および酸素（Ｏ2 ）から
なる混合ガスを供給し、それぞれの流量をＳｉＨ4 ／Ｎ
Ｈ3 ／Ｏ2＝５／１００／１００ｓｃｃｍ程度、形成雰
囲気の温度を７６０℃程度、形成雰囲気の圧力を６６．
５Ｐａ程度にした条件で熱ＣＶＤを行っても良い。さら
に、形成雰囲気にテトラエトキシシラン（Ｓｉ（ＯＣ2
Ｈ5 ）4 ）およびアンモニア（ＮＨ3 ）からなる混合ガ
スを供給し、それぞれの流量をＳｉ（ＯＣ2 Ｈ5 ）4 ／
ＮＨ3 ＝５／１００ｓｃｃｍ程度、形成雰囲気の温度を
７６０℃程度、形成雰囲気の圧力を６６．５Ｐａ程度に
した条件で熱ＣＶＤを行っても良い。
Ｈ4 ）、アンモニア（ＮＨ3 ）および酸素（Ｏ2 ）から
なる混合ガスを供給し、それぞれの流量をＳｉＨ4 ／Ｎ
Ｈ3 ／Ｏ2＝５／１００／１００ｓｃｃｍ程度、形成雰
囲気の温度を７６０℃程度、形成雰囲気の圧力を６６．
５Ｐａ程度にした条件で熱ＣＶＤを行っても良い。さら
に、形成雰囲気にテトラエトキシシラン（Ｓｉ（ＯＣ2
Ｈ5 ）4 ）およびアンモニア（ＮＨ3 ）からなる混合ガ
スを供給し、それぞれの流量をＳｉ（ＯＣ2 Ｈ5 ）4 ／
ＮＨ3 ＝５／１００ｓｃｃｍ程度、形成雰囲気の温度を
７６０℃程度、形成雰囲気の圧力を６６．５Ｐａ程度に
した条件で熱ＣＶＤを行っても良い。
【００２６】このように酸窒化シリコン層１３の形成を
ＣＶＤによって行う場合には、ＣＶＤのガス成分を選択
することで、酸窒化シリコン層１３のシリコンと酸素と
窒素とを所望の割合に容易に制御することができる。
ＣＶＤによって行う場合には、ＣＶＤのガス成分を選択
することで、酸窒化シリコン層１３のシリコンと酸素と
窒素とを所望の割合に容易に制御することができる。
【００２７】その後、溝１２内に酸窒化シリコン層１３
を埋込んだ状態で半導体基体１１の表面の酸窒化シリコ
ン層１３を除去する。この除去は、例えばプラズマエッ
チングによるエッチバック、またはフッ酸系の薬液を使
いながらのケミカルメカニカルポリッシングによって、
半導体基体１１の表面から酸窒化シリコン層１３が除か
れるまで行う。そして図２（ｆ）に示したように、半導
体基体１１の溝１２内に酸窒化シリコン層１３を埋込ん
でなるトレンチ素子分離構造が形成される。
を埋込んだ状態で半導体基体１１の表面の酸窒化シリコ
ン層１３を除去する。この除去は、例えばプラズマエッ
チングによるエッチバック、またはフッ酸系の薬液を使
いながらのケミカルメカニカルポリッシングによって、
半導体基体１１の表面から酸窒化シリコン層１３が除か
れるまで行う。そして図２（ｆ）に示したように、半導
体基体１１の溝１２内に酸窒化シリコン層１３を埋込ん
でなるトレンチ素子分離構造が形成される。
【００２８】この実施例では、溝１２内に所定の割合の
シリコンと酸素と窒素とを有する酸窒化シリコン層１３
を埋込む状態で半導体基体１１の表面に酸窒化シリコン
層１３を形成することから、半導体基体１１と溝１２内
との熱膨張係数を略等しくすることが可能になる。した
がって、温度変化によって半導体基体１１と酸窒化シリ
コン１３との界面で応力がほとんど発生しないため、後
の素子形成において熱酸化や熱拡散などの熱処理工程を
行っても上記界面に欠陥が生じ難い。そのため、後の熱
処理工程によって素子分離性能の低下のない素子分離構
造を形成することができる。
シリコンと酸素と窒素とを有する酸窒化シリコン層１３
を埋込む状態で半導体基体１１の表面に酸窒化シリコン
層１３を形成することから、半導体基体１１と溝１２内
との熱膨張係数を略等しくすることが可能になる。した
がって、温度変化によって半導体基体１１と酸窒化シリ
コン１３との界面で応力がほとんど発生しないため、後
の素子形成において熱酸化や熱拡散などの熱処理工程を
行っても上記界面に欠陥が生じ難い。そのため、後の熱
処理工程によって素子分離性能の低下のない素子分離構
造を形成することができる。
【００２９】しかも上記したようにこの実施例では、酸
窒化シリコン層１３の形成をＣＶＤによって行うので、
酸窒化シリコン層１３のシリコンと酸素と窒素との割合
を所望の割合に容易に制御することができる。したがっ
て、半導体基体１１に略等しい熱膨張係数を持つ酸窒化
シリコン層１３を容易に形成することができる。
窒化シリコン層１３の形成をＣＶＤによって行うので、
酸窒化シリコン層１３のシリコンと酸素と窒素との割合
を所望の割合に容易に制御することができる。したがっ
て、半導体基体１１に略等しい熱膨張係数を持つ酸窒化
シリコン層１３を容易に形成することができる。
【００３０】次に、本発明構造の他の例について説明す
る。図３は本発明構造の他の例を示した断面図である。
図示したように、この実施例は前記トレンチ素子分離構
造における溝１２の表面に密着層１７を形成したもので
ある。そして、溝１２内には密着層１７を介して酸窒化
シリコン層１３が埋込まれている。密着層１７は、例え
ば少なくともその半導体基体１１側の界面が酸化シリコ
ン層からなる。具体的には、酸化シリコン層の単層から
なるか、または酸化シリコン層と酸窒化シリコン層とが
この順に積層されているものからなる。
る。図３は本発明構造の他の例を示した断面図である。
図示したように、この実施例は前記トレンチ素子分離構
造における溝１２の表面に密着層１７を形成したもので
ある。そして、溝１２内には密着層１７を介して酸窒化
シリコン層１３が埋込まれている。密着層１７は、例え
ば少なくともその半導体基体１１側の界面が酸化シリコ
ン層からなる。具体的には、酸化シリコン層の単層から
なるか、または酸化シリコン層と酸窒化シリコン層とが
この順に積層されているものからなる。
【００３１】溝１２の表面に密着層１７を形成した構造
では、溝１２に酸窒化シリコン層１３が直接埋込まれた
構造よりも、半導体基体１１と酸窒化シリコン層１３と
の密着性が向上する。中でも、少なくとも半導体基体１
１側の界面が酸化シリコン層からなる密着層１７が形成
されていると、半導体基体１１と酸窒化シリコン層１３
との密着性がより向上する。
では、溝１２に酸窒化シリコン層１３が直接埋込まれた
構造よりも、半導体基体１１と酸窒化シリコン層１３と
の密着性が向上する。中でも、少なくとも半導体基体１
１側の界面が酸化シリコン層からなる密着層１７が形成
されていると、半導体基体１１と酸窒化シリコン層１３
との密着性がより向上する。
【００３２】なお、この密着層１７は例えば幅０．２５
μｍ程度、深さ０．２５μｍ程度の溝１２に対して２０
ｎｍ程度と極薄く形成される。そのため密着層１７が形
成されていることによって、密着層１７と半導体基体１
１または密着層１７と酸窒化シリコン層１３との界面に
おいて応力の発生はほとんどない。したがって、上記実
施例のトレンチ素子分離構造は、後の熱処理工程によっ
て半導体基体１１と酸窒化シリコン１３との界面に欠陥
が生じ難くいため、素子分離性能のより向上した構造に
なる。
μｍ程度、深さ０．２５μｍ程度の溝１２に対して２０
ｎｍ程度と極薄く形成される。そのため密着層１７が形
成されていることによって、密着層１７と半導体基体１
１または密着層１７と酸窒化シリコン層１３との界面に
おいて応力の発生はほとんどない。したがって、上記実
施例のトレンチ素子分離構造は、後の熱処理工程によっ
て半導体基体１１と酸窒化シリコン１３との界面に欠陥
が生じ難くいため、素子分離性能のより向上した構造に
なる。
【００３３】次に、本発明方法の他の例を図４に示す他
の工程例の説明図を用いて説明する。上記実施例のトレ
ンチ素子分離構造を形成する場合には、図４（ａ）に示
すようにまず前述したトレンチ素子分離構造の形成方法
と同様にして溝１２を形成する。すなわち、ＥＣＲプラ
ズマエッチングで半導体基体１１に例えば幅０．２５μ
ｍ程度、深さ０．２５μｍ程度の溝１２を形成する。そ
して、溝１２の表面に犠牲酸化層を形成してからこの層
を除去し、溝１２の表面から結晶欠陥を除く。
の工程例の説明図を用いて説明する。上記実施例のトレ
ンチ素子分離構造を形成する場合には、図４（ａ）に示
すようにまず前述したトレンチ素子分離構造の形成方法
と同様にして溝１２を形成する。すなわち、ＥＣＲプラ
ズマエッチングで半導体基体１１に例えば幅０．２５μ
ｍ程度、深さ０．２５μｍ程度の溝１２を形成する。そ
して、溝１２の表面に犠牲酸化層を形成してからこの層
を除去し、溝１２の表面から結晶欠陥を除く。
【００３４】次に図４（ｂ）に示すように、少なくとも
半導体基体１１側の界面が酸化シリコン層からなる密着
層１７を、溝１２を含めて半導体基体１１の表面に例え
ば２０ｎｍ程度の厚さに形成する。この密着層１７は、
溝１３の表面を、次の工程で埋込まれる酸窒化シリコン
層１３に対して結合性の良い状態にしておくために設け
るものである。例えば密着層１７を酸化シリコン層の単
層で形成する場合、前述した犠牲酸化膜の形成条件と同
様にして溝１２の表面に設けられる。
半導体基体１１側の界面が酸化シリコン層からなる密着
層１７を、溝１２を含めて半導体基体１１の表面に例え
ば２０ｎｍ程度の厚さに形成する。この密着層１７は、
溝１３の表面を、次の工程で埋込まれる酸窒化シリコン
層１３に対して結合性の良い状態にしておくために設け
るものである。例えば密着層１７を酸化シリコン層の単
層で形成する場合、前述した犠牲酸化膜の形成条件と同
様にして溝１２の表面に設けられる。
【００３５】また密着層１７を、酸化シリコン層と酸窒
化シリコン層との積層状態に形成する場合は、まず上記
と同様の方法で酸化シリコン層を形成する。次いで、酸
化シリコン層の上層を窒素を含む反応性ガス雰囲気で熱
処理して窒化することで形成することができる。この窒
化は、ＲＴＰ（Rapid Thermal Process ）装置を用い、
形成雰囲気に亜酸化窒素を１．５ｓｌｍ程度の流量で供
給し、処理温度を１１００℃程度に設定する。または酸
化炉を用い、亜酸化窒素を１５ｓｌｍ程度の流量で供給
し、形成雰囲気の温度を１０００℃程度に設定すること
で行う。
化シリコン層との積層状態に形成する場合は、まず上記
と同様の方法で酸化シリコン層を形成する。次いで、酸
化シリコン層の上層を窒素を含む反応性ガス雰囲気で熱
処理して窒化することで形成することができる。この窒
化は、ＲＴＰ（Rapid Thermal Process ）装置を用い、
形成雰囲気に亜酸化窒素を１．５ｓｌｍ程度の流量で供
給し、処理温度を１１００℃程度に設定する。または酸
化炉を用い、亜酸化窒素を１５ｓｌｍ程度の流量で供給
し、形成雰囲気の温度を１０００℃程度に設定すること
で行う。
【００３６】または、酸化炉を用いて形成雰囲気に亜酸
化窒素の代わりにアンモニアを１５ｓｌｍ程度の流量で
供給し、形成雰囲気の温度を９５０℃程度に設定するこ
とによって窒化を行うことも可能である。その場合に
は、窒化後に亜酸化窒素もしくは酸素を形成雰囲気に１
５ｓｌｍ程度の流量で供給し、形成雰囲気の温度を９５
０℃程度にして再酸化を行うと酸窒化シリコン層中の余
分な水素を除くことができる。
化窒素の代わりにアンモニアを１５ｓｌｍ程度の流量で
供給し、形成雰囲気の温度を９５０℃程度に設定するこ
とによって窒化を行うことも可能である。その場合に
は、窒化後に亜酸化窒素もしくは酸素を形成雰囲気に１
５ｓｌｍ程度の流量で供給し、形成雰囲気の温度を９５
０℃程度にして再酸化を行うと酸窒化シリコン層中の余
分な水素を除くことができる。
【００３７】またアンモニアによる窒化は、ＲＴＰ装置
を用いて形成雰囲気にアンモニアを１．５ｓｌｍ程度の
流量で供給し、処理温度を１０００℃程度に設定して行
うこともできる。そして再酸化は、ＲＴＰ装置を用いて
亜酸化窒素もしくは酸素を形成雰囲気に１．５ｓｌｍ程
度の流量で供給し、処理温度を１０００℃程度に設定し
ても良い。
を用いて形成雰囲気にアンモニアを１．５ｓｌｍ程度の
流量で供給し、処理温度を１０００℃程度に設定して行
うこともできる。そして再酸化は、ＲＴＰ装置を用いて
亜酸化窒素もしくは酸素を形成雰囲気に１．５ｓｌｍ程
度の流量で供給し、処理温度を１０００℃程度に設定し
ても良い。
【００３８】次に図４（ｃ）に示すように、例えばＣＶ
Ｄによって、密着層１７を介して溝１２内を埋込む状態
で絶縁層になる酸窒化シリコン層１３を０．２〜０．３
μｍ程度の厚さに積層する。その酸窒化シリコン層１３
の形成条件は、前述したトレンチ素子分離構造の形成方
法における酸窒化シリコン１３の形成の場合と同様であ
る。上記したごとく溝１２の表面には密着層１７が形成
されており、その表面は酸窒化シリコン層１３との結合
性が良い状態になっている。したがって、この工程で酸
窒化シリコン層１３は、溝１２の表面に密着性良くかつ
容易に形成される。
Ｄによって、密着層１７を介して溝１２内を埋込む状態
で絶縁層になる酸窒化シリコン層１３を０．２〜０．３
μｍ程度の厚さに積層する。その酸窒化シリコン層１３
の形成条件は、前述したトレンチ素子分離構造の形成方
法における酸窒化シリコン１３の形成の場合と同様であ
る。上記したごとく溝１２の表面には密着層１７が形成
されており、その表面は酸窒化シリコン層１３との結合
性が良い状態になっている。したがって、この工程で酸
窒化シリコン層１３は、溝１２の表面に密着性良くかつ
容易に形成される。
【００３９】その後、溝１２内に酸窒化シリコン層１３
を埋込んだ状態で半導体基体１１の表面の酸窒化シリコ
ン層１３と密着層１７とを除去する。この除去は、例え
ばプラズマエッチングによるエッチバック、またはフッ
酸系の薬液を使いながらのケミカルメカニカルポリシン
グによって、半導体基体１１の表面から酸窒化シリコン
層１３および密着層１７が除かれるまで行う。そして図
４（ｄ）に示したように、半導体基体１１の溝１２内に
密着層１７を介して酸窒化シリコン層１３を埋込んでな
るトレンチ素子分離構造が形成される。
を埋込んだ状態で半導体基体１１の表面の酸窒化シリコ
ン層１３と密着層１７とを除去する。この除去は、例え
ばプラズマエッチングによるエッチバック、またはフッ
酸系の薬液を使いながらのケミカルメカニカルポリシン
グによって、半導体基体１１の表面から酸窒化シリコン
層１３および密着層１７が除かれるまで行う。そして図
４（ｄ）に示したように、半導体基体１１の溝１２内に
密着層１７を介して酸窒化シリコン層１３を埋込んでな
るトレンチ素子分離構造が形成される。
【００４０】この実施例では、予め溝１２の表面に酸窒
化シリコン層１３との結合性が良い密着層１７を形成し
ておくので、溝１２内に酸窒化シリコン層１３を密着性
良くかつ容易に積層することができる。特に、密着層１
７が酸窒化シリコン層の単層体、または酸化シリコン層
と酸窒化シリコン層とがこの順に積層された状態に形成
されている場合には、溝１２の表面と酸窒化シリコン層
１３をさらに密着性良くかつ容易に積層することができ
る。
化シリコン層１３との結合性が良い密着層１７を形成し
ておくので、溝１２内に酸窒化シリコン層１３を密着性
良くかつ容易に積層することができる。特に、密着層１
７が酸窒化シリコン層の単層体、または酸化シリコン層
と酸窒化シリコン層とがこの順に積層された状態に形成
されている場合には、溝１２の表面と酸窒化シリコン層
１３をさらに密着性良くかつ容易に積層することができ
る。
【００４１】したがって上記実施例によれば、後の素子
形成における熱酸化や熱拡散などの熱処理工程によって
半導体基体１１と酸窒化シリコン層１３との界面に欠陥
が生じ難く、良好な素子分離性能を有するトレンチ素子
分離構造を容易に形成することができる。
形成における熱酸化や熱拡散などの熱処理工程によって
半導体基体１１と酸窒化シリコン層１３との界面に欠陥
が生じ難く、良好な素子分離性能を有するトレンチ素子
分離構造を容易に形成することができる。
【００４２】
【発明の効果】以上説明したように本発明構造によれ
ば、溝内に埋込まれるた絶縁層を半導体基体の熱膨張係
数に略等しくなる酸窒化シリコン層で形成したので、後
の素子形成での熱処理工程を行った場合に、前記半導体
基体と前記酸窒化シリコン層との界面に欠陥が生じ難
い。そのため、リーク電流の発生のほとんどない良好な
素子分離性能を有するものになる。
ば、溝内に埋込まれるた絶縁層を半導体基体の熱膨張係
数に略等しくなる酸窒化シリコン層で形成したので、後
の素子形成での熱処理工程を行った場合に、前記半導体
基体と前記酸窒化シリコン層との界面に欠陥が生じ難
い。そのため、リーク電流の発生のほとんどない良好な
素子分離性能を有するものになる。
【００４３】また前記溝の表面に酸窒化シリコン層との
密着性の良い密着層が形成されていることで、前記半導
体基体と前記酸窒化シリコン層との密着性が向上したト
レンチ素子分離構造となる。また本発明方法によれば、
前記溝内に埋込む状態で前記半導体基体の表面に所定の
割合のシリコンと酸素と窒素とを有する酸窒化シリコン
層を形成するので、前記溝内にシリコンと酸素と窒素と
が所望の割合の酸窒化シリコン層が埋込まれたトレンチ
素子分離構造を形成することができる。したがって前記
半導体基体と前記溝内との熱膨張係数を略等しくするこ
とができる。
密着性の良い密着層が形成されていることで、前記半導
体基体と前記酸窒化シリコン層との密着性が向上したト
レンチ素子分離構造となる。また本発明方法によれば、
前記溝内に埋込む状態で前記半導体基体の表面に所定の
割合のシリコンと酸素と窒素とを有する酸窒化シリコン
層を形成するので、前記溝内にシリコンと酸素と窒素と
が所望の割合の酸窒化シリコン層が埋込まれたトレンチ
素子分離構造を形成することができる。したがって前記
半導体基体と前記溝内との熱膨張係数を略等しくするこ
とができる。
【００４４】また予め前記溝の表面に前記酸窒化シリコ
ン層との結合性が良い密着層を形成しておくことで、前
記溝内に前記酸窒化シリコン層を密着性良くかつ容易に
積層することができる。さらに前記酸窒化シリコン層を
ＣＶＤによって形成することで、該酸窒化シリコン層の
シリコンと酸素と窒素との割合を所望の割合に容易に制
御することができ、前記半導体基体と略等しい熱膨張係
数を持つ前記酸窒化シリコン層の形成が容易になる。
ン層との結合性が良い密着層を形成しておくことで、前
記溝内に前記酸窒化シリコン層を密着性良くかつ容易に
積層することができる。さらに前記酸窒化シリコン層を
ＣＶＤによって形成することで、該酸窒化シリコン層の
シリコンと酸素と窒素との割合を所望の割合に容易に制
御することができ、前記半導体基体と略等しい熱膨張係
数を持つ前記酸窒化シリコン層の形成が容易になる。
【図１】本発明構造の一例を示した断面図である。
【図２】本発明方法の一工程例を示した説明図である。
【図３】本発明構造の他の例を示した断面図である。
【図４】本発明方法の他の工程例を示した説明図であ
る。
る。
【図５】従来方法の一例を示した説明図である。
１１ 半導体基体 １２ 溝 １３ 酸窒化シリコン層 １７ 密着層
Claims (7)
- 【請求項１】 半導体基体に形成した溝内に絶縁層を埋
込んでなるトレンチ素子分離構造において、 前記絶縁層は、酸窒化シリコン層からなることを特徴と
するトレンチ素子分離構造。 - 【請求項２】 請求項１記載のトレンチ素子分離構造に
おいて、 前記溝は、その表面に密着層が形成されていることを特
徴とするトレンチ素子分離構造。 - 【請求項３】 請求項２記載のトレンチ素子分離構造に
おいて、 前記密着層は、少なくとも前記半導体基体側の界面が酸
化シリコン層からなることを特徴とするトレンチ素子分
離構造。 - 【請求項４】 請求項１記載のトレンチ素子分離構造を
形成する方法であって、 前記半導体基体に前記溝を形成する第１工程と、 該溝内を埋込む状態で前記半導体基体の表面に所定の割
合のシリコンと酸素と窒素とを有する酸窒化シリコン層
を形成する第２工程と、 前記溝内に前記酸窒化シリコン層を埋込んだ状態で前記
半導体基体の表面の酸窒化シリコン層を除去する第３工
程とからなることを特徴とするトレンチ素子分離構造の
形成方法。 - 【請求項５】 請求項２記載のトレンチ素子分離構造を
形成する方法であって、 前記半導体基体に前記溝を形成する第１工程と、 該溝の表面を含めて前記半導体基体の表面に密着層を形
成する第２工程と、 前記密着層を介して前記溝内を埋込む状態で前記半導体
基体の表面に所定の割合のシリコンと酸素と窒素とを有
する酸窒化シリコン層を形成する第３工程と、 前記溝内に前記酸窒化シリコン層を埋込んだ状態で前記
半導体基体の表面の酸窒化シリコン層と前記密着層とを
除去する第４工程とからなることを特徴とするトレンチ
素子分離構造の形成方法。 - 【請求項６】 請求項５記載のトレンチ素子分離構造の
形成方法において、 前記密着層の形成は、酸化シリコン層を単層形成する
か、または酸化シリコン層と酸窒化シリコン層とを積層
状態に形成することによって行うことを特徴とするトレ
ンチ素子分離構造の形成方法。 - 【請求項７】 請求項４、請求項５または請求項６記載
のトレンチ素子分離構造の形成方法において、 前記酸窒化シリコン層は、化学的気相成長によって形成
されることを特徴とするトレンチ素子分離構造の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12457694A JPH07307382A (ja) | 1994-05-13 | 1994-05-13 | トレンチ素子分離構造およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12457694A JPH07307382A (ja) | 1994-05-13 | 1994-05-13 | トレンチ素子分離構造およびその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307382A true JPH07307382A (ja) | 1995-11-21 |
Family
ID=14888898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12457694A Pending JPH07307382A (ja) | 1994-05-13 | 1994-05-13 | トレンチ素子分離構造およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307382A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153480A (en) * | 1998-05-08 | 2000-11-28 | Intel Coroporation | Advanced trench sidewall oxide for shallow trench technology |
| WO2002095818A1 (en) * | 2001-05-23 | 2002-11-28 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
| US6919260B1 (en) * | 1995-11-21 | 2005-07-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate having shallow trench isolation |
| JP2010529650A (ja) * | 2007-06-01 | 2010-08-26 | シノプシス インコーポレイテッド | トランジスタアレイにおける閾値電圧のレイアウト感度の抑制方法 |
-
1994
- 1994-05-13 JP JP12457694A patent/JPH07307382A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919260B1 (en) * | 1995-11-21 | 2005-07-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate having shallow trench isolation |
| US6153480A (en) * | 1998-05-08 | 2000-11-28 | Intel Coroporation | Advanced trench sidewall oxide for shallow trench technology |
| WO2002095818A1 (en) * | 2001-05-23 | 2002-11-28 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
| US6709951B2 (en) | 2001-05-23 | 2004-03-23 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
| CN1332434C (zh) * | 2001-05-23 | 2007-08-15 | 国际商业机器公司 | 氮氧化合物浅沟槽隔离及其形成方法 |
| JP2010529650A (ja) * | 2007-06-01 | 2010-08-26 | シノプシス インコーポレイテッド | トランジスタアレイにおける閾値電圧のレイアウト感度の抑制方法 |
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