JPH11274287A - 素子分離領域の形成方法 - Google Patents
素子分離領域の形成方法Info
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- JPH11274287A JPH11274287A JP10075315A JP7531598A JPH11274287A JP H11274287 A JPH11274287 A JP H11274287A JP 10075315 A JP10075315 A JP 10075315A JP 7531598 A JP7531598 A JP 7531598A JP H11274287 A JPH11274287 A JP H11274287A
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】
【課題】 溝内に酸化シリコン層を埋め込んで緻密化の
熱処理を行うことで、半導体基板に応力が生じ、また、
熱処理工程により、半導体基板中の結晶格子に結晶欠陥
が発生する。そのために欠陥を介してリーク電流が流れ
て素子分離機能が低下するという問題が生じる。 【解決手段】 半導体基板１にパッド酸化膜２とシリコ
ン窒化膜を順次形成し、異方性エッチングにより順次加
工し、上記半導体基板にトレンチ溝を形成する。次に、
トレンチ溝内表面に第１の酸化膜４を形成し、トレンチ
溝内に半導体基板１表面より上方に表面が位置するよう
に第２の酸化膜５を埋設する。次に、第２の酸化膜５を
熱処理により緻密化し、第２の酸化膜５表面を平坦化し
た後、熱酸化を行い、第２の酸化膜５の下に再酸化膜６
を形成する。次に、パッド酸化膜２及び窒化シリコン膜
３を除去することにより、素子分離領域を形成する。
熱処理を行うことで、半導体基板に応力が生じ、また、
熱処理工程により、半導体基板中の結晶格子に結晶欠陥
が発生する。そのために欠陥を介してリーク電流が流れ
て素子分離機能が低下するという問題が生じる。 【解決手段】 半導体基板１にパッド酸化膜２とシリコ
ン窒化膜を順次形成し、異方性エッチングにより順次加
工し、上記半導体基板にトレンチ溝を形成する。次に、
トレンチ溝内表面に第１の酸化膜４を形成し、トレンチ
溝内に半導体基板１表面より上方に表面が位置するよう
に第２の酸化膜５を埋設する。次に、第２の酸化膜５を
熱処理により緻密化し、第２の酸化膜５表面を平坦化し
た後、熱酸化を行い、第２の酸化膜５の下に再酸化膜６
を形成する。次に、パッド酸化膜２及び窒化シリコン膜
３を除去することにより、素子分離領域を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離領域の形
成方法、さらに詳しくは、トレンチ溝に絶縁膜を埋設し
てなる素子分離領域の形成方法に関するものである。
成方法、さらに詳しくは、トレンチ溝に絶縁膜を埋設し
てなる素子分離領域の形成方法に関するものである。
【０００２】
【従来の技術】基板上に形成された素子間の電気的分離
を図るための構造として、トレンチ溝に絶縁膜を埋設し
てなる素子分離構造（以下、「トレンチ素子分離構造」
という。）が知られている。このトレンチ素子分離構造
は例えば図２に示したように形成される。
を図るための構造として、トレンチ溝に絶縁膜を埋設し
てなる素子分離構造（以下、「トレンチ素子分離構造」
という。）が知られている。このトレンチ素子分離構造
は例えば図２に示したように形成される。
【０００３】即ち、まず、半導体基板２１の表面に、酸
化シリコンからなる熱酸化膜２２を形成し、続いて熱酸
化膜上に化学的気相成長（ＣＶＤ）法によって、窒化シ
リコン膜２３を堆積する（図２（ａ））。
化シリコンからなる熱酸化膜２２を形成し、続いて熱酸
化膜上に化学的気相成長（ＣＶＤ）法によって、窒化シ
リコン膜２３を堆積する（図２（ａ））。
【０００４】次に、フォトリソグラフィ技術にて、マス
クを形成してこれらの窒化シリコン膜２３、熱酸化膜２
２及び半導体基板２１を異方性エッチングにて加工し、
トレンチ溝を形成する。次に、トレンチ溝表面に、異方
性エッチングで除去されたシリコン部分は、活性領域と
の境界部においてダメージを受けており、品質的に好ま
しくないので、トレンチ溝表面に表面酸化膜２４を形成
し、品質を良好に保つ。
クを形成してこれらの窒化シリコン膜２３、熱酸化膜２
２及び半導体基板２１を異方性エッチングにて加工し、
トレンチ溝を形成する。次に、トレンチ溝表面に、異方
性エッチングで除去されたシリコン部分は、活性領域と
の境界部においてダメージを受けており、品質的に好ま
しくないので、トレンチ溝表面に表面酸化膜２４を形成
し、品質を良好に保つ。
【０００５】続いて、オゾン−ＴＥＯＳ反応や高密度プ
ラズマを利用したＣＶＤ法にてトレンチ溝を埋め込む酸
化シリコン層２５を形成する（図２（ｃ））。次に、埋
め込まれた酸化シリコン層２５の緻密化（例えば、熱酸
化膜と近い膜質が得られるためには、オゾン−ＴＥＯＳ
反応を利用した絶縁膜では窒素雰囲気中での１０００〜
１１００℃での熱処理が必要である。）を行った後に、
ＣＭＰ等により平坦化を行う（図２（ｄ））。
ラズマを利用したＣＶＤ法にてトレンチ溝を埋め込む酸
化シリコン層２５を形成する（図２（ｃ））。次に、埋
め込まれた酸化シリコン層２５の緻密化（例えば、熱酸
化膜と近い膜質が得られるためには、オゾン−ＴＥＯＳ
反応を利用した絶縁膜では窒素雰囲気中での１０００〜
１１００℃での熱処理が必要である。）を行った後に、
ＣＭＰ等により平坦化を行う（図２（ｄ））。
【０００６】更に、表面の酸化シリコン膜と窒化シリコ
ン膜とを除去し、トレンチ溝内に酸化シリコン層が埋め
込まれたトレンチ分離構造が得られる（図２（ｅ））。
この緻密化は、後の工程でウエットエッチング工程が何
回か行われるため、膜の品質にばらつきがあると品質の
悪い部分のみエッチングレートが大きくなるため、その
部分がへこんだ状態となるため、品質の良好な熱酸化膜
と同様のエッチングレートに近づけるために行う。
ン膜とを除去し、トレンチ溝内に酸化シリコン層が埋め
込まれたトレンチ分離構造が得られる（図２（ｅ））。
この緻密化は、後の工程でウエットエッチング工程が何
回か行われるため、膜の品質にばらつきがあると品質の
悪い部分のみエッチングレートが大きくなるため、その
部分がへこんだ状態となるため、品質の良好な熱酸化膜
と同様のエッチングレートに近づけるために行う。
【０００７】
【発明が解決しようとする課題】しかしながら、溝内に
酸化シリコン層を埋め込んで緻密化の熱処理を行うこと
で、埋め込んだ酸化シリコン層の緻密化による膜収縮に
より半導体基板に応力が生じ、トレンチ工程後の熱酸化
や注入不純物等の熱拡散などの熱処理工程により、半導
体基板中の結晶格子にすべりや転位等の結晶欠陥が発生
する。そのために欠陥を介してリーク電流が流れて素子
分離機能が低下するという問題が生じる。
酸化シリコン層を埋め込んで緻密化の熱処理を行うこと
で、埋め込んだ酸化シリコン層の緻密化による膜収縮に
より半導体基板に応力が生じ、トレンチ工程後の熱酸化
や注入不純物等の熱拡散などの熱処理工程により、半導
体基板中の結晶格子にすべりや転位等の結晶欠陥が発生
する。そのために欠陥を介してリーク電流が流れて素子
分離機能が低下するという問題が生じる。
【０００８】
【課題を解決するための手段】請求項１に記載の本発明
の素子分離領域の形成方法は、半導体基板に第１の絶縁
膜と耐酸化用堆積膜を順次形成する工程と、上記耐酸化
用堆積膜と上記第１の絶縁膜と上記半導体基板とを異方
性エッチングにより順次加工し、上記半導体基板にトレ
ンチ溝を形成する工程と、少なくとも上記トレンチ溝内
面を覆うように第２の絶縁膜を形成した後、上記トレン
チ溝領域の表面が上記半導体基板表面より上に位置する
ように第３の絶縁膜を堆積する工程と、上記第３の絶縁
膜を熱処理により緻密化する工程と、上記第３の絶縁膜
表面を平坦化した後、熱酸化を行い、上記第２の絶縁膜
の下に再酸化膜を形成する工程と、上記耐酸化用堆積膜
及び上記第１の絶縁膜を除去することにより、素子分離
領域を形成する工程とを有することを特徴とするもので
ある。
の素子分離領域の形成方法は、半導体基板に第１の絶縁
膜と耐酸化用堆積膜を順次形成する工程と、上記耐酸化
用堆積膜と上記第１の絶縁膜と上記半導体基板とを異方
性エッチングにより順次加工し、上記半導体基板にトレ
ンチ溝を形成する工程と、少なくとも上記トレンチ溝内
面を覆うように第２の絶縁膜を形成した後、上記トレン
チ溝領域の表面が上記半導体基板表面より上に位置する
ように第３の絶縁膜を堆積する工程と、上記第３の絶縁
膜を熱処理により緻密化する工程と、上記第３の絶縁膜
表面を平坦化した後、熱酸化を行い、上記第２の絶縁膜
の下に再酸化膜を形成する工程と、上記耐酸化用堆積膜
及び上記第１の絶縁膜を除去することにより、素子分離
領域を形成する工程とを有することを特徴とするもので
ある。
【０００９】また、請求項２に記載の本発明の素子分離
領域の形成方法は、上記第３の絶縁膜を堆積とスパッタ
エッチングとを同時に行う高密度プラズマＣＶＤ法によ
り堆積することを特徴とする、請求項１に記載の素子分
離領域の形成方法である。
領域の形成方法は、上記第３の絶縁膜を堆積とスパッタ
エッチングとを同時に行う高密度プラズマＣＶＤ法によ
り堆積することを特徴とする、請求項１に記載の素子分
離領域の形成方法である。
【００１０】更に、請求項３に記載の本発明の素子分離
領域の形成方法は、上記再酸化膜の膜厚を５０Å以上で
且つ１５００Å以下であることを特徴とする、請求項１
又は請求項２に記載の素子分離領域の形成方法である。
領域の形成方法は、上記再酸化膜の膜厚を５０Å以上で
且つ１５００Å以下であることを特徴とする、請求項１
又は請求項２に記載の素子分離領域の形成方法である。
【００１１】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１２】図１は本発明のトレンチ素子分離構造の素
子分離領域の形成工程を示す図であり、図１において、
１は半導体基板、２はパッド酸化膜、３は窒化シリコン
膜、４は第１の酸化膜、５は第２の酸化膜、６は再酸化
膜を示す。
子分離領域の形成工程を示す図であり、図１において、
１は半導体基板、２はパッド酸化膜、３は窒化シリコン
膜、４は第１の酸化膜、５は第２の酸化膜、６は再酸化
膜を示す。
【００１３】図１（ａ）に示すように、半導体基板上に
パッド酸化膜を５０〜３００Åの厚さ（０．２５μｍプ
ロセスにおいては１４０Å程度）で形成し、表面全体に
耐酸化用堆積膜として、窒化シリコン膜３を１０００〜
３０００Åの厚さ（０．２５μｍプロセスにおいては１
６００Å程度）で形成する。
パッド酸化膜を５０〜３００Åの厚さ（０．２５μｍプ
ロセスにおいては１４０Å程度）で形成し、表面全体に
耐酸化用堆積膜として、窒化シリコン膜３を１０００〜
３０００Åの厚さ（０．２５μｍプロセスにおいては１
６００Å程度）で形成する。
【００１４】次に、素子分離マスクを用いたエッチング
工程で、窒化シリコン膜３、パッド酸化膜２、半導体基
板１を異方性エッチングにて、加工し、トレンチ溝を半
導体基板上に１０００〜５０００Å（０．２５μｍプロ
セスにおいては４０００Å程度）の深さで形成する。
工程で、窒化シリコン膜３、パッド酸化膜２、半導体基
板１を異方性エッチングにて、加工し、トレンチ溝を半
導体基板上に１０００〜５０００Å（０．２５μｍプロ
セスにおいては４０００Å程度）の深さで形成する。
【００１５】次に、図１（ｂ）に示すように、トレンチ
溝にパイロ酸化やドライ酸化により第１の酸化膜４を３
０〜１０００Å（０．２５μｍプロセスにおいては４０
００Å程度）の厚さにて埋め込む。第１の酸化膜４は埋
め込み酸化膜の界面特性を確保するためと、後続の工程
での半導体基板１表面の損傷を防止するものである。
溝にパイロ酸化やドライ酸化により第１の酸化膜４を３
０〜１０００Å（０．２５μｍプロセスにおいては４０
００Å程度）の厚さにて埋め込む。第１の酸化膜４は埋
め込み酸化膜の界面特性を確保するためと、後続の工程
での半導体基板１表面の損傷を防止するものである。
【００１６】次に、図１（ｃ）に示すように、第２の酸
化膜５（高密度プラズマ絶縁膜やオゾン−ＴＥＯＳ絶縁
膜）にて３０００〜１００００Åの厚さ（０．２５μｍ
プロセスにおいては７０００Å程度）で埋め込む。例え
ば、堆積とスパッタエッチングとを同時に行うプラズマ
ＣＶＤ法により第２の酸化膜５を堆積する場合、シラン
の流量を３０〜１００ＳＣＣＭ、酸素の流量を３０〜１
５０ＳＣＣＭ、アルゴンの流量を２０〜１５０ＳＣＣＭ
とし、マイクロ波パワーを１０００〜４０００Ｗ、ＲＦ
パワーを１０００〜３０００Ｗ、圧力を２〜１００ｍＴ
ｏｒｒ、デポレートを４０００〜６０００Åとする。
化膜５（高密度プラズマ絶縁膜やオゾン−ＴＥＯＳ絶縁
膜）にて３０００〜１００００Åの厚さ（０．２５μｍ
プロセスにおいては７０００Å程度）で埋め込む。例え
ば、堆積とスパッタエッチングとを同時に行うプラズマ
ＣＶＤ法により第２の酸化膜５を堆積する場合、シラン
の流量を３０〜１００ＳＣＣＭ、酸素の流量を３０〜１
５０ＳＣＣＭ、アルゴンの流量を２０〜１５０ＳＣＣＭ
とし、マイクロ波パワーを１０００〜４０００Ｗ、ＲＦ
パワーを１０００〜３０００Ｗ、圧力を２〜１００ｍＴ
ｏｒｒ、デポレートを４０００〜６０００Åとする。
【００１７】この第２の酸化膜５はトレンチ溝とパッド
酸化膜２と窒化シリコン膜３とのトータルの厚さより厚
い膜厚で、すなわち、トレンチ溝に埋め込まれた第２の
酸化膜５の表面が窒化シリコン膜３の表面より上方に位
置するように形成する。
酸化膜２と窒化シリコン膜３とのトータルの厚さより厚
い膜厚で、すなわち、トレンチ溝に埋め込まれた第２の
酸化膜５の表面が窒化シリコン膜３の表面より上方に位
置するように形成する。
【００１８】次に、第２の酸化膜膜に緻密化のための熱
処理を施す。熱酸化膜比で２倍以下のウエットエッチン
グ速度を得ようとすると、高密度プラズマ絶縁膜を用い
た場合では、窒素雰囲気で、８００〜１０００℃の温
度、３０〜６０分の熱処理を行う必要がある。また、オ
ゾン−ＴＥＯＳ絶縁膜を用いた場合では、高密度プラズ
マ絶縁膜を用いた場合と比較して膜質が悪いため、１０
００〜１１００℃の温度で３０〜６０℃の熱処理が必要
である。
処理を施す。熱酸化膜比で２倍以下のウエットエッチン
グ速度を得ようとすると、高密度プラズマ絶縁膜を用い
た場合では、窒素雰囲気で、８００〜１０００℃の温
度、３０〜６０分の熱処理を行う必要がある。また、オ
ゾン−ＴＥＯＳ絶縁膜を用いた場合では、高密度プラズ
マ絶縁膜を用いた場合と比較して膜質が悪いため、１０
００〜１１００℃の温度で３０〜６０℃の熱処理が必要
である。
【００１９】次に、図１（ｄ）に示すように、ＣＭＰ法
を利用して、窒化シリコン膜３まで研磨して、トレンチ
素子分離領域を形成する。
を利用して、窒化シリコン膜３まで研磨して、トレンチ
素子分離領域を形成する。
【００２０】そして、図１（ｅ）に示すように、埋め込
んだ第２の酸化膜５の緻密化による膜収縮により、半導
体基板に生じた応力を、ドライ酸化又はパイロ酸化によ
り、１０５０〜１１５０℃で再酸化することによって緩
和する。この際、トレンチ溝における第１の酸化膜４の
下に５０〜１５００Å（０．２５μｍプロセスにおいて
は１２００Å程度）の再酸化膜６が形成されるが、この
再酸化を行うことで、後の熱酸化や注入不純物等の熱拡
散などの熱処理工程により半導体基板中の結晶格子にす
べりや転位等の結晶欠陥を低減し、欠陥を介してリーク
電流が流れて素子分離機能が低下することを防ぐことが
可能となる。
んだ第２の酸化膜５の緻密化による膜収縮により、半導
体基板に生じた応力を、ドライ酸化又はパイロ酸化によ
り、１０５０〜１１５０℃で再酸化することによって緩
和する。この際、トレンチ溝における第１の酸化膜４の
下に５０〜１５００Å（０．２５μｍプロセスにおいて
は１２００Å程度）の再酸化膜６が形成されるが、この
再酸化を行うことで、後の熱酸化や注入不純物等の熱拡
散などの熱処理工程により半導体基板中の結晶格子にす
べりや転位等の結晶欠陥を低減し、欠陥を介してリーク
電流が流れて素子分離機能が低下することを防ぐことが
可能となる。
【００２１】この再酸化により形成された再酸化膜６の
膜厚が５０Åより薄いと膜収縮抑制効果が無いという問
題点があり、また、１５００Åより厚いとトランジスタ
の投影が劣化するという問題点がある。したがって、５
０〜１５００Åの膜厚が望ましい。そして、最後に、窒
化シリコン膜３とパッド酸化膜２を除去して、半導体基
板１表面を露出させ、トレンチ素子分離構造を形成す
る。
膜厚が５０Åより薄いと膜収縮抑制効果が無いという問
題点があり、また、１５００Åより厚いとトランジスタ
の投影が劣化するという問題点がある。したがって、５
０〜１５００Åの膜厚が望ましい。そして、最後に、窒
化シリコン膜３とパッド酸化膜２を除去して、半導体基
板１表面を露出させ、トレンチ素子分離構造を形成す
る。
【００２２】従来技術において、ラマン分光法のシフト
量は、オゾン−ＴＥＯＳ絶縁膜では、＋０．７７ｃ
ｍ-1、高密度プラズマ絶縁膜では＋０．４９ｃｍ-1であ
る。これに対して上述の本発明を用いることにより、オ
ゾン−ＴＥＯＳ絶縁膜では、＋０．０２ｃｍ-1、高密度
プラズマ絶縁膜では＋０．０１ｃｍ-1となり、シリコン
中でのストレスも低減することができ、トレンチ工程後
の熱酸化や注入不純物等の熱拡散などの熱処理工程によ
り、半導体基板中の結晶格子に対して、すべりや転移等
の結晶欠陥を低減し、欠陥を介してリーク電流が流れて
素子分離機能が低下することを防ぐことが可能となる。
量は、オゾン−ＴＥＯＳ絶縁膜では、＋０．７７ｃ
ｍ-1、高密度プラズマ絶縁膜では＋０．４９ｃｍ-1であ
る。これに対して上述の本発明を用いることにより、オ
ゾン−ＴＥＯＳ絶縁膜では、＋０．０２ｃｍ-1、高密度
プラズマ絶縁膜では＋０．０１ｃｍ-1となり、シリコン
中でのストレスも低減することができ、トレンチ工程後
の熱酸化や注入不純物等の熱拡散などの熱処理工程によ
り、半導体基板中の結晶格子に対して、すべりや転移等
の結晶欠陥を低減し、欠陥を介してリーク電流が流れて
素子分離機能が低下することを防ぐことが可能となる。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明を
用いて、トレンチ溝を形成した状態で、トレンチ溝内に
オゾン−ＴＥＯＳ反応を利用した絶縁膜を埋め込むこと
で下地依存性がなく、微細素子分離領域まで、良好な埋
め込み特性が得られる。また、膜質改善のためとトレン
チ内の酸化膜の界面特性を確保するために緻密化の熱酸
化処理を行うことで、埋め込んだオゾン−ＴＥＯＳ反応
を利用した絶縁膜の緻密化による膜収縮により半導体基
板に生じた応力を低減することでトレンチ工程後の熱酸
化や注入不純物等の熱拡散などの熱処理工程によい半導
体基板中に結晶格子にすべりや転移等の結晶欠陥の発生
を低減することができ、そのために欠陥を介してリーク
電流が流れて素子分離機能が低下することを防ぐことが
できる。
用いて、トレンチ溝を形成した状態で、トレンチ溝内に
オゾン−ＴＥＯＳ反応を利用した絶縁膜を埋め込むこと
で下地依存性がなく、微細素子分離領域まで、良好な埋
め込み特性が得られる。また、膜質改善のためとトレン
チ内の酸化膜の界面特性を確保するために緻密化の熱酸
化処理を行うことで、埋め込んだオゾン−ＴＥＯＳ反応
を利用した絶縁膜の緻密化による膜収縮により半導体基
板に生じた応力を低減することでトレンチ工程後の熱酸
化や注入不純物等の熱拡散などの熱処理工程によい半導
体基板中に結晶格子にすべりや転移等の結晶欠陥の発生
を低減することができ、そのために欠陥を介してリーク
電流が流れて素子分離機能が低下することを防ぐことが
できる。
【００２４】また、埋め込み酸化膜の界面特性を確保で
き且つ、後続の工程での半導体基板表面の損傷を防止す
ることができる。
き且つ、後続の工程での半導体基板表面の損傷を防止す
ることができる。
【００２５】更に、請求項２に記載の本発明を用いるこ
とにより、よりシリコン中でのストレスを低減すること
ができる。
とにより、よりシリコン中でのストレスを低減すること
ができる。
【図１】本発明の一実施の形態の素子分離領域の形成工
程図である。
程図である。
【図２】従来のトレンチ溝を用いた素子分離領域の形成
工程図である。
工程図である。
【符号の説明】 １ 半導体基板 ２ パッド酸化膜 ３ 窒化シリコン膜 ４ 第１の酸化膜 ５ 第２の酸化膜 ６ 再酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新村 尚之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 半導体基板に第１の絶縁膜と耐酸化用堆
積膜を順次形成する工程と、 上記耐酸化用堆積膜と上記第１の絶縁膜と上記半導体基
板とを異方性エッチングにより順次加工し、上記半導体
基板にトレンチ溝を形成する工程と、 少なくとも上記トレンチ溝内面を覆うように第２の絶縁
膜を形成した後、上記トレンチ溝領域の表面が上記半導
体基板表面より上に位置するように第３の絶縁膜を堆積
する工程と、 上記第３の絶縁膜を熱処理により緻密化する工程と、 上記第３の絶縁膜表面を平坦化した後、熱酸化を行い、
上記第２の絶縁膜の下に再酸化膜を形成する工程と、 上記耐酸化用堆積膜及び上記第１の絶縁膜を除去するこ
とにより、素子分離領域を形成する工程とを有すること
を特徴とする、素子分離領域の形成方法。 - 【請求項２】 上記第３の絶縁膜を堆積とスパッタエッ
チングとを同時に行う高密度プラズマＣＶＤ法により堆
積することを特徴とする、請求項１に記載の素子分離領
域の形成方法。 - 【請求項３】 上記再酸化膜の膜厚を５０Å以上で且つ
１５００Å以下であることを特徴とする、請求項１又は
請求項２に記載の素子分離領域の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10075315A JPH11274287A (ja) | 1998-03-24 | 1998-03-24 | 素子分離領域の形成方法 |
| US09/270,755 US6187648B1 (en) | 1998-03-24 | 1999-03-17 | Method of forming a device isolation region |
| KR1019990009852A KR100294776B1 (ko) | 1998-03-24 | 1999-03-23 | 소자분리영역의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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