JPH11330227A - トレンチ隔離部形成方法及びその構造 - Google Patents

トレンチ隔離部形成方法及びその構造

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JPH11330227A
JPH11330227A JP11108543A JP10854399A JPH11330227A JP H11330227 A JPH11330227 A JP H11330227A JP 11108543 A JP11108543 A JP 11108543A JP 10854399 A JP10854399 A JP 10854399A JP H11330227 A JPH11330227 A JP H11330227A
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film
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Abstract

(57)【要約】 【課題】 トレンチ内壁の酸化及びこれによるストレス
が防止でき、トレンチ隔離膜形成時トレンチ内壁に加え
られるストレスを緩和させ得るトレンチ隔離部形成方法
及びその構造を提供することである。 【解決手段】 半導体基板１００をエッチングして形成
されたトレンチ１１０と、トレンチ１１０の両側壁及び
底に窒化膜１１４を間に置いて形成された第１酸化膜１
１２及び第２酸化膜１１５と、第２酸化膜１１５上にト
レンチ１１０を完全に充填するように形成された第３酸
化膜１１６とを含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、より具体的にはトレン
チ隔離部（trench isolation）の絶縁特性を向上させる
トレンチ隔離部形成方法及びその構造に関するものであ
る。
【０００２】
【従来の技術】図１乃至図５は、従来の半導体装置のト
レンチ隔離部形成方法の工程を順次に示した流れ図であ
る。
【０００３】図１を参照すると、従来の半導体装置のト
レンチ隔離部形成方法は先ず、半導体基板２上にパッド
酸化膜（pad oxide）３、窒化膜４、ＨＴＯ(High Tempe
rature Oxidation)酸化膜５、そして反射防止膜(Anti-R
eflective Layer；ＡＲＬ)６が順次に形成される。
【０００４】反射防止膜６上にトレンチ形成領域を定め
てフォトレジストパタ−ン１０が形成される。フォトレ
ジストパタ−ン１０をマスクとして使用して半導体基板
２の上部が露出するまで反射防止膜６、ＨＴＯ酸化膜
５、窒化膜４、そしてパッド酸化膜３が順次にエッチン
グされてトレンチマスク８が形成される。
【０００５】図２のように、フォトレジストパタ−ン１
０が除去された後、トレンチマスク８を使用して半導体
基板２がエッチングされてトレンチ１２が形成される。
この際、反射防止膜６が同時にエッチングされて除去さ
れる。
【０００６】図３及び図４を参照すると、トレンチ内壁
（interior walls of trench）即ち、トレンチ底及び両
側壁にトレンチ１２の形成のためのエッチング工程の時
発生された半導体基板２の損傷部位を除去するため熱酸
化膜１４が形成される。熱酸化膜１４を含んでトレンチ
１２を完全に充填するようにトレンチマスク８aの上に
トレンチ隔離膜のＵＳＧ(Undoped Silicate Glass）膜
１５そして ＵＳＧ膜のストレスを緩和させるためのＰ
Ｅ-ＴＥＯＳ(Plasma Enhanced−Tetraethylorthosilica
te)酸化膜１６が順次に形成される。
【０００７】最後に、窒化膜４の上部の表面が露出され
る時まで平坦化エッチング工程が遂行されると、図５に
示されたように、トレンチ隔離部１８が形成される。
【０００８】後続工程として、窒化膜４及びパッド酸化
膜３が除去される。
【０００９】しかし、前述したような従来のトレンチ隔
離部１８はトレンチ１２に充填されるトレンチ隔離膜１
５によりトレンチ内壁にストレスが加えられる。又、ゲ
−ト酸化膜の形成等の後続酸化の工程時トレンチ内壁に
ストレスが加えられる。即ち、後続酸化の工程時トレン
チ内壁が酸化され、この際形成される酸化膜により体膨
脹によるストレスが発生される。このようなストレスは
トレンチ内壁のシリコン格子損傷及びディスロケ−ショ
ン（dislocation）等マイクロ欠陥（micro defect）を
発生させる。これにより、接合漏洩及びソ−ス／ドレ−
ンタ−ンオンが常に保たれる等トレンチ隔離部の絶縁特
性が劣化される問題点が生ずる。
【００１０】問題点を解決するために、Fashey et a
l.,"ＳＨＡＬＬＯＷ ＴＲＥＮＣＨＩＳＯＬＡＴＩＯＮ
ＷＩＴＨ ＴＨＩＮ ＮＩＴＲＩＤＥ ＬＩＮＥＲ"
(米国特許５,４４７,８８４号明細書、１９９５)に開示
されたように、トレンチ内壁に形成された熱酸化膜上に
トレンチ内壁の酸化を防止するための窒化膜を形成する
技術が紹介されたことがある。
【００１１】トレンチ隔離膜の形成の前にその膜が均一
に形成されるようにするためには本発明のようにトレン
チ内壁をプラズマ処理するのが望ましい。しかし、開示
された発明はプラズマ処理により窒化膜がエッチングさ
れるか損傷されて所期の目的のトレンチ内壁の酸化防止
機能が正常に遂行されない問題点がある。
【００１２】
【発明が解決しようとする課題】本発明の目的はトレン
チ内壁の酸化及びこれによるストレスが防止でき、トレ
ンチ隔離膜形成時トレンチ内壁に加えられるストレスを
緩和させ得るトレンチ隔離部形成方法及びその構造を提
供することにある。
【００１３】本発明の他の目的は、トレンチ内壁の酸化
を防止するためのシリコン窒化膜上に酸化膜を形成して
プラズマの処理工程乃至トレンチ隔離膜の形成工程時シ
リコン窒化膜が損傷されることが防止できるトレンチ隔
離部形成方法及びその構造を提供することにある。
【００１４】
【課題を解決するための手段】前述した目的を達成する
ための本発明によると、トレンチ隔離部形成方法は、半
導体基板上にトレンチ形成領域を定めてトレンチマスク
を形成する段階と、トレンチマスクを使用して半導体基
板をエッチングしてトレンチを形成する段階と、トレン
チ形成時発生された基板損傷を除去するためトレンチの
両側壁及び底に熱酸化膜を形成する段階と、熱酸化膜上
にトレンチの両側壁及び底の酸化を防止するための物質
層を形成する段階と、物質層上に酸化物質層を保護する
ための絶縁膜を形成する段階と、トレンチの両側壁及び
底をプラズマ処理する段階と、トレンチをトレンチの隔
離物質で完全に充填する段階とを含み、プラズマの処理
工程はトレンチの隔離物質がトレンチの両側壁及び底に
均一に形成されるようにする。
【００１５】この方法の望ましい実施形態において、ト
レンチ隔離部形成方法は、トレンチをトレンチの隔離物
質で完全に充填した後、トレンチの隔離物質を緻密化
（densification）させるためのアニ−リング工程を遂
行する段階を付加的に含める。
【００１６】前述した目的を達成するための本発明によ
ると、トレンチ隔離構造は、半導体基板をエッチングし
て形成されたトレンチと、トレンチの両側壁及び底に窒
化膜を間を置いて形成された第１酸化膜及び第２酸化膜
と、第２酸化膜上にトレンチを完全に充填するように形
成された第３酸化膜とを含む。
【００１７】図９を参照すると、本発明の実施形態によ
る新たなトレンチ隔離部形成方法及びその構造は、トレ
ンチ内壁にトレンチ形成時発生された基板の損傷を除去
するための熱酸化膜が形成される。熱酸化膜上にトレン
チ内壁の酸化を防止するシリコン窒化膜が形成される。
シリコン窒化膜上にプラズマの処理工程乃至トレンチの
隔離膜形成の工程時シリコン窒化膜の損傷を防止するた
めの酸化膜が形成される。このような半導体装置の製造
方法及びその構造により、トレンチ隔離部形成用酸化膜
形成及び後続酸化の工程時トレンチ内壁に加えられるス
トレスを緩和させ得て、ストレスによるシリコン格子の
損傷及び接合漏洩等が防止でき、従ってトレンチ隔離部
の絶縁特性を向上させ得る。
【００１８】
【発明の実施の形態】以下、図２及び図１１を参照して
本発明の実施形態を詳細に説明する。
【００１９】図６乃至図１０は、本発明の実施形態によ
るトレンチ隔離部形成方法の工程を順次に示した流れ図
である。
【００２０】図６を参照すると、本発明の実施形態によ
るトレンチの隔離形成方法は先ず、半導体基板１００上
にパッド酸化膜１０２、窒化膜１０３、ＨＴＯ酸化膜１
０４、そして反射防止膜１０５が順次に形成される。パ
ッド酸化膜１０２は、例えば熱酸化（thermal oxidatio
n）方法に形成され、約７０オングストローム−１６０
オングストロームの厚さ範囲内で形成される。窒化膜１
０３は、約１５００オングストローム厚さで蒸着され、
ＨＴＯ酸化膜１０４は約５００オングストローム厚さで
蒸着される。反射防止膜１０５は例えば、ＳｉＯＮとし
て形成され、約６００オングストローム厚さで蒸着され
る。
【００２１】この際、ＨＴＯ酸化膜１０４及び反射防止
膜１０５は、後続トレンチエッチング工程及び平坦化エ
ッチング工程でマスクとしての役割を果たす。且つ、反
射防止膜１０５はトレンチ形成領域を定めてフォトレジ
ストパタ−ンを形成する工程でＣＤ(Critical Dimensio
n)の均一度及び工程条件が確保されるようにする。しか
し、ＨＴＯ酸化膜１０４及び反射防止膜１０５は、素子
の集積度に応じて形成されないこともできる。
【００２２】反射防止膜１０５上にトレンチ形成領域を
定義してフォトレジストパタ−ン１０８が形成される。
フォトレジストパタ−ン１０８をマスクで使用して反射
防止膜１０５、ＨＴＯ酸化膜１０４、窒化膜１０３、そ
してパッド酸化膜１０２が乾式エッチング工程へ順次に
エッチングされてトレンチマスク１０６が形成される。
【００２３】図７を参照すると、フォトレジストパタ−
ン１０８がアッシュング（ashing）等に除去された後、
トレンチマスク１０６を使用して半導体基板１００が乾
式方法でエッチングされてトレンチ１１０が形成され
る。トレンチ１１０は約０.１μm−１.５μm範囲内の深
さ望ましくは、０.２５μmの浅い深さを有するように形
成される。
【００２４】トレンチ１１０の形成のためのエッチング
工程条件により、トレンチ１１０の上部のエッジ部分が
階段型のプロファイルを有するように形成できる。これ
はトレンチの上部エッジ部分の急傾斜が緩和されるよう
にして後続ゲ−ト酸化膜の形成時ゲ−ト酸化膜のシンニ
ング（thinnig）現象を防止するためである。即ち、ゲ
−ト酸化膜の信頼性を確保するためのことである。
【００２５】トレンチ１１０の形成中に反射防止膜１０
５が除去される。
【００２６】図８において、トレンチ１１０の形成時発
生されたシリコン格子損傷等漏洩ソ−ス（leakage sour
ce）として作用する欠陥を除去するためトレンチ１１０
の内壁即ち、トレンチ１１０の底及び両側壁に熱酸化膜
１１２が形成される。この熱酸化膜１１２（特許請求の
範囲に記載の「第１酸化膜」に対応）は、約１００オン
グストローム−５００オングストロームの厚さ範囲内で
形成される。
【００２７】図９を参照すると、熱酸化膜１１２を含ん
でトレンチマスク１０６a上にトレンチ内壁の酸化を防
止するためのマスク層１１４の窒化膜１１４がＬＰＣＶ
Ｄ（Low Pressure ＣＶＤ）法として約３０オングスト
ローム−２００オングストロームの厚さ範囲内で薄く形
成される。窒化膜（特許請求の範囲に記載の「物質層」
に対応）１１４は例えば、シリコン窒化膜として望まし
くは、固有のストレスが小さいシリコンリッチ（Si-ric
h）窒化膜である。窒化膜１１４は後続トレンチ隔離膜の
形成工程及びゲ−ト酸化膜の形成等の後続酸化工程時ト
レンチ内壁に加えられるストレスを緩和させるバッファ
層（buffer layer）としての役割を果たす。
【００２８】窒化膜１１４上に高温酸化膜１１５例え
ば、ＨＴＯ酸化膜又はＬＰ-ＴＥＯＳ（Low Pressure-Te
traethylorthosilicate）酸化膜が形成される。この高
温酸化膜（特許請求の範囲に記載の「絶縁膜」及び「第
２酸化膜」に対応）１１５は後続プラズマの処理工程で
窒化膜１１４がエッチングされるか損傷されてバッファ
層の機能を喪失することを防止するため形成される。且
つ、後続トレンチ隔離膜（特許請求の範囲に記載の「ト
レンチ隔離物質」及び「第３酸化膜」に対応）１１６の
形成工程時窒化膜１１４が損傷されてバッファ層の機能
を喪失することを防止するために形成される。即ち、窒
化膜１１４を保護するため形成される。高温酸化膜１１
５は約１０−１０００オングストロームの厚さ範囲内で
形成される。
【００２９】トレンチ内壁即ち、高温酸化膜１１５の表
面に対して例えば、ＮＨ3ガス等を用いたプラズマの処
理工程が遂行される。プラズマの処理工程は後続トレン
チ隔離膜１１６が均一な厚さで蒸着されるようにする機
能を有する。高温酸化膜１１５上にトレンチ１１０が完
全に充填されるようにフィリング（filling）特性の良
いトレンチ隔離膜１１６例えば、ＵＳＧ膜(ＴＥＯＳ-Ｏ
3 ＣＶＤ法により形成）１１６が形成される。ＵＳＧ膜
(O3 ＴＥＯＳ)１１６上にＵＳＧ膜(O3 ＴＥＯＳ)１１６
のストレス特性を相殺させる膜質例えば、ＰＥ-ＴＥＯ
Ｓ（Plasma Enhanced - Tetraethylorthosilicate）膜
(又は ＰＥ-ＯＸ（Plasma Enhanced - Oxide）膜)１１
８が形成される。 ＵＳＧ膜(O3 ＴＥＯＳ)１１６はトレ
ンチの深さが０.２５μmの場合、約５０００オングスト
ロームの厚さで形成される。
【００３０】最後に、後続平坦化のエッチング工程でト
レンチ隔離膜１１６の過度なリセス（recess）を防止す
るためにＵＳＧ膜(O3 ＴＥＯＳ)１１６を緻密化させる
アニ−リング工程が遂行される。例えば、ＵＳＧ膜(O3Ｔ
ＥＯＳ)１１６が９００℃以上の高温でアニ−リングさ
れる。
【００３１】このようなアニ−リング工程は N2雰囲気
又は湿式雰囲気(H2 及び O2 雰囲気)の条件で進行され
る。湿式アニ−リングは、８５０℃以下の温度例えば、
７００℃でも遂行できる。
【００３２】ＰＥ-ＴＥＯＳ膜(又は ＰＥ−ＯＸ膜)１１
８及びＵＳＧ膜(O3 ＴＥＯＳ)１１６がＣＭＰ(Chemical
Mecanical Polishing）等の平坦化エッチング工程を通
じてエッチングされる。そうすると、図１０に示された
ように、浅いトレンチ隔離部１２０が形成される。
【００３３】平坦化エッチング工程は、窒化膜１０３を
エッチング停止層として使用して遂行され、これにより
活性領域と非活性領域の段差がない状態になる。
【００３４】後続工程に、トレンチマスクで使用された
窒化膜１０３及びパッド酸化膜１０２が除去された後、
ゲ−ト酸化膜及びゲ−ト電極を含むトランジスタの形成
工程が遂行される。
【００３５】図１１は、本発明の実施形態によるトレン
チ隔離部１２０の構造を示した断面図である。
【００３６】図１１を参照すると、前述したようにトレ
ンチ隔離部の形成方法によるトレンチ隔離部１２０は、
半導体基板１００をエッチングしてトレンチ１１０が形
成されている。トレンチ１１０の内壁に熱酸化膜１１２
及び窒化膜１１４が順次に形成されている。熱酸化膜１
１２は、約１００−５００オングストロームの厚さ範囲
を有する。窒化膜はトレンチ内壁の酸化を防止し、トレ
ンチ内壁に加えられるストレスを緩和させるバッファ層
として作用する。窒化膜は例えば、ＬＰＣＶＤ法で約３
０−２００オングストロームの厚さ範囲を有するように
形成されたシリコン窒化膜として、望ましくは組成中シ
リコン含量が相対的に多いシリコンリッチ窒化膜であ
る。
【００３７】窒化膜１１４上にトレンチ１１０を完全に
充填するようにトレンチ隔離膜１１６が形成されてい
る。トレンチ隔離膜１１６は例えば、ＵＳＧ膜(O3 ＴＥ
ＯＳ)１１６である。
【００３８】窒化膜１１４とトレンチ隔離膜との間に本
発明による高温酸化膜１１５例えば、ＨＴＯ酸化膜又は
ＬＰ-ＴＥＯＳ酸化膜が形成されている。高温酸化膜１１
５は約１０−１０００オングストロームの厚さ範囲を有
する。
【００３９】トレンチ隔離１２０両側の半導体基板１０
０上にゲ−ト酸化膜１２２が形成されている。ゲ−ト酸
化膜１２２上にゲ−ト電極及びゲ−トスペ−サを有する
トランジスタ１２４が形成されている。
【００４０】
【発明の効果】本発明は、トレンチ内壁にシリコン窒化
膜を形成することにより、後続酸化工程時トレンチ内壁
が酸化されて体膨脹によるトレンチ内壁に加えられるス
トレスが防止できて、トレンチの隔離膜形成時トレンチ
内壁に加えられるストレスを緩和させ得る。
【００４１】又、シリコン窒化膜上にＨＴＯ酸化膜又は
ＬＰ-ＴＥＯＳ酸化膜等の保護酸化膜を形成することに
より、プラズマの処理工程乃至トレンチ隔離膜の形成工
程時シリコン窒化膜が損傷されてそのストレスバッファ
機能が喪失されることが防止でき、従ってトレンチ隔離
の絶縁特性を向上させ得る。
【図面の簡単な説明】
【図１】 従来のトレンチ隔離部形成方法において、
トレンチマスクを形成する工程を示す後にトレンチ隔離
部となる部位の断面図である。
【図２】 図１の工程の後トレンチを形成する工程を
示す後にトレンチ隔離部となる部位の断面図である。
【図３】 図２の工程の後熱酸化膜を形成する工程を
示すトレンチ隔離部の断面図である。
【図４】 図３の工程の後トレンチ隔離膜及びＰＥ−
ＴＥＯＳ膜を形成する工程を示す後にトレンチ隔離部と
なる部位の断面図である。
【図５】 図４の工程の後窒化膜が露出されるまでエ
ッチングしてトレンチ隔離部を形成する工程を示すトレ
ンチ隔離部の断面図である。
【図６】 本発明のトレンチ隔離部形成方法に係る実
施形態において、トレンチマスクを形成する工程を示す
トレンチ隔離部の断面図である。
【図７】 図６の工程の後トレンチを形成する工程を
示す後にトレンチ隔離部となる部位の断面図である。
【図８】 図７の工程の後熱酸化膜を形成する工程を
示す後にトレンチ隔離部となる部位の断面図である。
【図９】 図８の工程の後窒化膜、高温酸化膜、トレ
ンチ隔離膜及びＰＥ−ＴＥＯＳ膜を順次形成する工程を
示す後にトレンチ隔離部となる部位の断面図である。
【図１０】 図９の工程の後トレンチマスクを構成す
る窒化膜が露出されるまでエッチングしてトレンチ隔離
部を形成する工程を示すトレンチ隔離部の断面図であ
る。
【図１１】 本発明の実施形態であるトレンチ隔離部
構造の断面図である。
【符号の説明】
２、１００ 半導体基板 ３、１０２ パッド酸化膜 ４、１０３ 窒化膜 ５、１０４ 高温酸化膜 ６、１０５ 反射防止膜 ８、１０６ トレンチマスク １０、１０８ フォトレジストパタ−ン １２、１１０ トレンチ １４、１１２ 熱酸化膜(第１酸化膜) １５、１１６ トレンチ隔離膜（トレンチ隔離物質、第
３酸化膜） １８、１２０ トレンチ隔離部 １１４ 窒化膜（物質層） １１５ 高温酸化膜（絶縁膜、第２酸化膜） １２４ トランジスタ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にトレンチ形成領域を定
    めてトレンチマスクを形成する段階と、 前記トレンチマスクを使用して半導体基板をエッチング
    してトレンチを形成する段階と、 前記トレンチ形成時発生された基板の損傷を除去するた
    めトレンチの両側壁及び底に熱酸化膜を形成する段階
    と、 前記熱酸化膜上にトレンチの両側壁及び底の酸化を防止
    するための物質層を形成する段階と、 前記物質層上に物質層を保護するための絶縁膜を形成す
    る段階と、 前記トレンチの両側壁及び底をプラズマ処理する段階
    と、 前記トレンチをトレンチ隔離物質で完全に充填する段階
    とを含んで、前記プラズマ処理工程はトレンチ隔離物質
    がトレンチの両側壁及び底に均一に形成されるようにす
    ることを特徴とするトレンチ隔離部形成方法。
  2. 【請求項２】 前記熱酸化膜は、約１００−５００オ
    ングストロームの厚さ範囲内で形成されることを特徴と
    する請求項１に記載のトレンチ隔離部形成方法。
  3. 【請求項３】 前記物質層は、トレンチの両側壁及び
    底に加えられるストレスを緩和させるバッファ層として
    作用することを特徴とする請求項１に記載のトレンチ隔
    離部形成方法。
  4. 【請求項４】 前記物質層は、ＬＰＣＶＤ法に形成され
    るシリコン窒化膜であることを特徴とする請求項１に記
    載のトレンチ隔離部形成方法。
  5. 【請求項５】 前記シリコン窒化膜は、構成要所の中
    シリコン含量が相対的に多くのシリコンリッチ窒化膜で
    あることを特徴とする請求項４に記載のトレンチ隔離部
    形成方法。
  6. 【請求項６】 前記物質層は、約３０−２００オングス
    トロームの厚さ範囲内で形成されることを特徴とする請
    求項１に記載のトレンチ隔離部形成方法。
  7. 【請求項７】 前記絶縁膜は、高温で蒸着される酸化
    膜として形成されることを特徴とする請求項１に記載の
    トレンチ隔離部形成方法。
  8. 【請求項８】 前記酸化膜は、ＨＴＯ酸化膜及びＬＰ-
    ＴＥＯＳ酸化膜のいずれかで形成されることを特徴とす
    る請求項７に記載のトレンチ隔離部形成方法。
  9. 【請求項９】 前記絶縁膜は、約１０−１０００オン
    グストロームの厚さ範囲内で形成されることを特徴とす
    る請求項１に記載のトレンチ隔離部形成方法。
  10. 【請求項１０】 前記プラズマ処理工程は、ＮＨ3ガス
    を使用して遂行されることを特徴とする請求項１に記載
    のトレンチ隔離部形成方法。
  11. 【請求項１１】 前記トレンチ隔離部形成方法は、ト
    レンチをトレンチ隔離物質で完全に充填した後、トレン
    チ隔離物質を緻密化させるためのアニ−リング工程を遂
    行する段階を付加的に含むことを特徴とする請求項１に
    記載のトレンチ隔離部形成方法。
  12. 【請求項１２】 前記アニ−リング工程は、Ｎ2雰囲気
    で少なくとも９００℃以上の温度で遂行されることを特
    徴とする請求項１１に記載のトレンチ隔離部形成方法。
  13. 【請求項１３】 前記アニ−リング工程は、Ｈ2及びＯ2
    からなる混合ガス雰囲気で少なくとも７００℃以上の温
    度で遂行されることを特徴とする請求項１１に記載のト
    レンチ隔離部形成方法。
  14. 【請求項１４】 半導体基板をエッチングして形成さ
    れたトレンチと、 前記トレンチの両側壁及び底に窒化膜を間に置いて形成
    された第１酸化膜及び第２酸化膜と、 前記第２酸化膜上にトレンチを完全に充填するように形
    成された第３酸化膜とを含むことを特徴とするトレンチ
    隔離構造。
  15. 【請求項１５】 前記第１酸化膜は、熱酸化膜である
    ことを特徴とする請求項１４に記載のトレンチ隔離構
    造。
  16. 【請求項１６】 前記第１酸化膜は、約１００オング
    ストローム−５００オングストロームの厚さ範囲を有す
    ることを特徴とする請求項１４に記載のトレンチ隔離構
    造。
  17. 【請求項１７】 前記窒化膜は、トレンチの両側壁及
    び底の酸化を防止して、トレンチの両側壁及び底に加え
    られるストレスを緩和させるバッファ層として作用する
    ことを特徴とする請求項１４に記載のトレンチ隔離構
    造。
  18. 【請求項１８】 前記窒化膜は、ＬＰＣＶＤ法として形
    成されるシリコン窒化膜であることを特徴とする請求項
    １４に記載のトレンチ隔離構造。
  19. 【請求項１９】 前記シリコン窒化膜は、組成中でシ
    リコン含量が相対的に多いシリコンリッチの窒化膜であ
    ることを特徴とする請求項１８に記載のトレンチ隔離構
    造。
  20. 【請求項２０】 前記窒化膜は、約３０−２００オング
    ストロームの厚さ範囲を有することを特徴とする請求項
    １４に記載のトレンチ隔離構造。
  21. 【請求項２１】 前記第２酸化膜は、ＨＴＯ酸化膜及
    びＬＰ-ＴＥＯＳ酸化膜等の高温酸化膜のいずれかで形
    成されることを特徴とする請求項１４に記載のトレンチ
    隔離構造。
  22. 【請求項２２】 前記第２酸化膜は、約１０−１００
    ０オングストロームの厚さ範囲を有することを特徴とす
    る請求項１４に記載のトレンチ隔離構造。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032892A (ja) * 2004-07-13 2006-02-02 Hynix Semiconductor Inc 半導体素子の素子分離膜製造方法
US8120230B2 (en) 2007-11-28 2012-02-21 Murata Manufacturing Co., Ltd. Acoustic wave device

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
KR100481844B1 (ko) * 1998-06-02 2005-06-08 삼성전자주식회사 트렌치 격리 제조 방법
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4649006B2 (ja) * 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
KR100308793B1 (ko) * 1999-10-18 2001-11-02 윤종용 반도체 소자 제조방법
KR100361764B1 (ko) * 1999-12-30 2002-11-23 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR20010066386A (ko) * 1999-12-31 2001-07-11 박종섭 플래시 메모리의 게이트전극 제조방법
US20020005539A1 (en) 2000-04-04 2002-01-17 John Whitman Spin coating for maximum fill characteristic yielding a planarized thin film surface
KR100375229B1 (ko) * 2000-07-10 2003-03-08 삼성전자주식회사 트렌치 소자분리 방법
US8030172B1 (en) 2000-09-12 2011-10-04 Cypress Semiconductor Corporation Isolation technology for submicron semiconductor devices
KR100378186B1 (ko) * 2000-10-19 2003-03-29 삼성전자주식회사 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법
KR100512167B1 (ko) * 2001-03-12 2005-09-02 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
US6426272B1 (en) * 2001-09-24 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to reduce STI HDP-CVD USG deposition induced defects
US6723616B2 (en) * 2001-09-27 2004-04-20 Texas Instruments Incorporated Process of increasing screen dielectric thickness
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
TWI248160B (en) * 2002-01-28 2006-01-21 Nanya Technology Corp Manufacturing method of shallow trench isolation
US6806165B1 (en) * 2002-04-09 2004-10-19 Advanced Micro Devices, Inc. Isolation trench fill process
KR100461330B1 (ko) * 2002-07-19 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성공정
US7494894B2 (en) * 2002-08-29 2009-02-24 Micron Technology, Inc. Protection in integrated circuits
US6784077B1 (en) * 2002-10-15 2004-08-31 Taiwan Semiconductor Manufacturing Co. Ltd. Shallow trench isolation process
KR100826791B1 (ko) * 2002-12-05 2008-04-30 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US6913959B2 (en) * 2003-06-23 2005-07-05 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having a MESA structure
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
KR100526575B1 (ko) * 2003-12-11 2005-11-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP2005175277A (ja) * 2003-12-12 2005-06-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100521050B1 (ko) * 2003-12-30 2005-10-11 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
US7053010B2 (en) * 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
JP2006024895A (ja) * 2004-06-07 2006-01-26 Renesas Technology Corp 半導体装置およびその製造方法
US7199021B2 (en) * 2004-06-22 2007-04-03 Texas Instruments Incorporated Methods and systems to mitigate etch stop clipping for shallow trench isolation fabrication
US7235459B2 (en) 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US7279393B2 (en) * 2004-09-29 2007-10-09 Agere Systems Inc. Trench isolation structure and method of manufacture therefor
US7217634B2 (en) * 2005-02-17 2007-05-15 Micron Technology, Inc. Methods of forming integrated circuitry
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US7238564B2 (en) * 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
US8012847B2 (en) 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
CN101185160A (zh) * 2005-06-15 2008-05-21 陶氏康宁公司 固化氢倍半硅氧烷和在纳米级沟槽内致密化的方法
US20070045717A1 (en) * 2005-08-31 2007-03-01 Stefano Parascandola Charge-trapping memory device and method of production
KR100842904B1 (ko) * 2005-09-30 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
TWI288437B (en) * 2005-12-30 2007-10-11 Nanya Technology Corp Method to define a pattern having shrunk critical dimension
US20100117188A1 (en) * 2007-03-05 2010-05-13 General Electric Company Method for producing trench isolation in silicon carbide and gallium nitride and articles made thereby
US8093678B2 (en) * 2007-04-05 2012-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
KR100891534B1 (ko) * 2007-10-26 2009-04-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20090184402A1 (en) * 2008-01-22 2009-07-23 United Microelectronics Corp. Method of fabricating a shallow trench isolation structure including forming a second liner covering the corner of the trench and first liner.
US8013372B2 (en) * 2008-04-04 2011-09-06 Globalfoundries Singapore Pte. Ltd. Integrated circuit including a stressed dielectric layer with stable stress
US8105956B2 (en) 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897277A (ja) * 1994-09-29 1996-04-12 Toshiba Corp 半導体装置の製造方法
JPH09283612A (ja) * 1995-11-30 1997-10-31 Hyundai Electron Ind Co Ltd 半導体素子のフィールド酸化膜形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US5985735A (en) * 1995-09-29 1999-11-16 Intel Corporation Trench isolation process using nitrogen preconditioning to reduce crystal defects
JPH09260484A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 半導体装置の製造方法
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
KR100274601B1 (ko) * 1997-11-11 2001-02-01 윤종용 반도체장치의식각마스크형성방법
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897277A (ja) * 1994-09-29 1996-04-12 Toshiba Corp 半導体装置の製造方法
JPH09283612A (ja) * 1995-11-30 1997-10-31 Hyundai Electron Ind Co Ltd 半導体素子のフィールド酸化膜形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032892A (ja) * 2004-07-13 2006-02-02 Hynix Semiconductor Inc 半導体素子の素子分離膜製造方法
US8120230B2 (en) 2007-11-28 2012-02-21 Murata Manufacturing Co., Ltd. Acoustic wave device

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