JPH11330227A - トレンチ隔離部形成方法及びその構造 - Google Patents

トレンチ隔離部形成方法及びその構造

Info

Publication number
JPH11330227A
JPH11330227A JP11108543A JP10854399A JPH11330227A JP H11330227 A JPH11330227 A JP H11330227A JP 11108543 A JP11108543 A JP 11108543A JP 10854399 A JP10854399 A JP 10854399A JP H11330227 A JPH11330227 A JP H11330227A
Authority
JP
Japan
Prior art keywords
trench
oxide film
film
trench isolation
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11108543A
Other languages
English (en)
Other versions
JP4573922B2 (ja
Inventor
Young-Woo Park
泳雨 朴
Yotetsu Go
容哲 呉
Gensei Ri
元成 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH11330227A publication Critical patent/JPH11330227A/ja
Application granted granted Critical
Publication of JP4573922B2 publication Critical patent/JP4573922B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 トレンチ内壁の酸化及びこれによるストレス
が防止でき、トレンチ隔離膜形成時トレンチ内壁に加え
られるストレスを緩和させ得るトレンチ隔離部形成方法
及びその構造を提供することである。 【解決手段】 半導体基板100をエッチングして形成
されたトレンチ110と、トレンチ110の両側壁及び
底に窒化膜114を間に置いて形成された第1酸化膜1
12及び第2酸化膜115と、第2酸化膜115上にト
レンチ110を完全に充填するように形成された第3酸
化膜116とを含むことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、より具体的にはトレン
チ隔離部(trench isolation)の絶縁特性を向上させる
トレンチ隔離部形成方法及びその構造に関するものであ
る。
【0002】
【従来の技術】図1乃至図5は、従来の半導体装置のト
レンチ隔離部形成方法の工程を順次に示した流れ図であ
る。
【0003】図1を参照すると、従来の半導体装置のト
レンチ隔離部形成方法は先ず、半導体基板2上にパッド
酸化膜(pad oxide)3、窒化膜4、HTO(High Tempe
rature Oxidation)酸化膜5、そして反射防止膜(Anti-R
eflective Layer;ARL)6が順次に形成される。
【0004】反射防止膜6上にトレンチ形成領域を定め
てフォトレジストパタ−ン10が形成される。フォトレ
ジストパタ−ン10をマスクとして使用して半導体基板
2の上部が露出するまで反射防止膜6、HTO酸化膜
5、窒化膜4、そしてパッド酸化膜3が順次にエッチン
グされてトレンチマスク8が形成される。
【0005】図2のように、フォトレジストパタ−ン1
0が除去された後、トレンチマスク8を使用して半導体
基板2がエッチングされてトレンチ12が形成される。
この際、反射防止膜6が同時にエッチングされて除去さ
れる。
【0006】図3及び図4を参照すると、トレンチ内壁
(interior walls of trench)即ち、トレンチ底及び両
側壁にトレンチ12の形成のためのエッチング工程の時
発生された半導体基板2の損傷部位を除去するため熱酸
化膜14が形成される。熱酸化膜14を含んでトレンチ
12を完全に充填するようにトレンチマスク8aの上に
トレンチ隔離膜のUSG(Undoped Silicate Glass)膜
15そして USG膜のストレスを緩和させるためのP
E-TEOS(Plasma Enhanced−Tetraethylorthosilica
te)酸化膜16が順次に形成される。
【0007】最後に、窒化膜4の上部の表面が露出され
る時まで平坦化エッチング工程が遂行されると、図5に
示されたように、トレンチ隔離部18が形成される。
【0008】後続工程として、窒化膜4及びパッド酸化
膜3が除去される。
【0009】しかし、前述したような従来のトレンチ隔
離部18はトレンチ12に充填されるトレンチ隔離膜1
5によりトレンチ内壁にストレスが加えられる。又、ゲ
−ト酸化膜の形成等の後続酸化の工程時トレンチ内壁に
ストレスが加えられる。即ち、後続酸化の工程時トレン
チ内壁が酸化され、この際形成される酸化膜により体膨
脹によるストレスが発生される。このようなストレスは
トレンチ内壁のシリコン格子損傷及びディスロケ−ショ
ン(dislocation)等マイクロ欠陥(micro defect)を
発生させる。これにより、接合漏洩及びソ−ス/ドレ−
ンタ−ンオンが常に保たれる等トレンチ隔離部の絶縁特
性が劣化される問題点が生ずる。
【0010】問題点を解決するために、Fashey et a
l.,"SHALLOW TRENCHISOLATION
WITH THIN NITRIDE LINER"
(米国特許5,447,884号明細書、1995)に開示
されたように、トレンチ内壁に形成された熱酸化膜上に
トレンチ内壁の酸化を防止するための窒化膜を形成する
技術が紹介されたことがある。
【0011】トレンチ隔離膜の形成の前にその膜が均一
に形成されるようにするためには本発明のようにトレン
チ内壁をプラズマ処理するのが望ましい。しかし、開示
された発明はプラズマ処理により窒化膜がエッチングさ
れるか損傷されて所期の目的のトレンチ内壁の酸化防止
機能が正常に遂行されない問題点がある。
【0012】
【発明が解決しようとする課題】本発明の目的はトレン
チ内壁の酸化及びこれによるストレスが防止でき、トレ
ンチ隔離膜形成時トレンチ内壁に加えられるストレスを
緩和させ得るトレンチ隔離部形成方法及びその構造を提
供することにある。
【0013】本発明の他の目的は、トレンチ内壁の酸化
を防止するためのシリコン窒化膜上に酸化膜を形成して
プラズマの処理工程乃至トレンチ隔離膜の形成工程時シ
リコン窒化膜が損傷されることが防止できるトレンチ隔
離部形成方法及びその構造を提供することにある。
【0014】
【課題を解決するための手段】前述した目的を達成する
ための本発明によると、トレンチ隔離部形成方法は、半
導体基板上にトレンチ形成領域を定めてトレンチマスク
を形成する段階と、トレンチマスクを使用して半導体基
板をエッチングしてトレンチを形成する段階と、トレン
チ形成時発生された基板損傷を除去するためトレンチの
両側壁及び底に熱酸化膜を形成する段階と、熱酸化膜上
にトレンチの両側壁及び底の酸化を防止するための物質
層を形成する段階と、物質層上に酸化物質層を保護する
ための絶縁膜を形成する段階と、トレンチの両側壁及び
底をプラズマ処理する段階と、トレンチをトレンチの隔
離物質で完全に充填する段階とを含み、プラズマの処理
工程はトレンチの隔離物質がトレンチの両側壁及び底に
均一に形成されるようにする。
【0015】この方法の望ましい実施形態において、ト
レンチ隔離部形成方法は、トレンチをトレンチの隔離物
質で完全に充填した後、トレンチの隔離物質を緻密化
(densification)させるためのアニ−リング工程を遂
行する段階を付加的に含める。
【0016】前述した目的を達成するための本発明によ
ると、トレンチ隔離構造は、半導体基板をエッチングし
て形成されたトレンチと、トレンチの両側壁及び底に窒
化膜を間を置いて形成された第1酸化膜及び第2酸化膜
と、第2酸化膜上にトレンチを完全に充填するように形
成された第3酸化膜とを含む。
【0017】図9を参照すると、本発明の実施形態によ
る新たなトレンチ隔離部形成方法及びその構造は、トレ
ンチ内壁にトレンチ形成時発生された基板の損傷を除去
するための熱酸化膜が形成される。熱酸化膜上にトレン
チ内壁の酸化を防止するシリコン窒化膜が形成される。
シリコン窒化膜上にプラズマの処理工程乃至トレンチの
隔離膜形成の工程時シリコン窒化膜の損傷を防止するた
めの酸化膜が形成される。このような半導体装置の製造
方法及びその構造により、トレンチ隔離部形成用酸化膜
形成及び後続酸化の工程時トレンチ内壁に加えられるス
トレスを緩和させ得て、ストレスによるシリコン格子の
損傷及び接合漏洩等が防止でき、従ってトレンチ隔離部
の絶縁特性を向上させ得る。
【0018】
【発明の実施の形態】以下、図2及び図11を参照して
本発明の実施形態を詳細に説明する。
【0019】図6乃至図10は、本発明の実施形態によ
るトレンチ隔離部形成方法の工程を順次に示した流れ図
である。
【0020】図6を参照すると、本発明の実施形態によ
るトレンチの隔離形成方法は先ず、半導体基板100上
にパッド酸化膜102、窒化膜103、HTO酸化膜1
04、そして反射防止膜105が順次に形成される。パ
ッド酸化膜102は、例えば熱酸化(thermal oxidatio
n)方法に形成され、約70オングストローム−160
オングストロームの厚さ範囲内で形成される。窒化膜1
03は、約1500オングストローム厚さで蒸着され、
HTO酸化膜104は約500オングストローム厚さで
蒸着される。反射防止膜105は例えば、SiONとし
て形成され、約600オングストローム厚さで蒸着され
る。
【0021】この際、HTO酸化膜104及び反射防止
膜105は、後続トレンチエッチング工程及び平坦化エ
ッチング工程でマスクとしての役割を果たす。且つ、反
射防止膜105はトレンチ形成領域を定めてフォトレジ
ストパタ−ンを形成する工程でCD(Critical Dimensio
n)の均一度及び工程条件が確保されるようにする。しか
し、HTO酸化膜104及び反射防止膜105は、素子
の集積度に応じて形成されないこともできる。
【0022】反射防止膜105上にトレンチ形成領域を
定義してフォトレジストパタ−ン108が形成される。
フォトレジストパタ−ン108をマスクで使用して反射
防止膜105、HTO酸化膜104、窒化膜103、そ
してパッド酸化膜102が乾式エッチング工程へ順次に
エッチングされてトレンチマスク106が形成される。
【0023】図7を参照すると、フォトレジストパタ−
ン108がアッシュング(ashing)等に除去された後、
トレンチマスク106を使用して半導体基板100が乾
式方法でエッチングされてトレンチ110が形成され
る。トレンチ110は約0.1μm−1.5μm範囲内の深
さ望ましくは、0.25μmの浅い深さを有するように形
成される。
【0024】トレンチ110の形成のためのエッチング
工程条件により、トレンチ110の上部のエッジ部分が
階段型のプロファイルを有するように形成できる。これ
はトレンチの上部エッジ部分の急傾斜が緩和されるよう
にして後続ゲ−ト酸化膜の形成時ゲ−ト酸化膜のシンニ
ング(thinnig)現象を防止するためである。即ち、ゲ
−ト酸化膜の信頼性を確保するためのことである。
【0025】トレンチ110の形成中に反射防止膜10
5が除去される。
【0026】図8において、トレンチ110の形成時発
生されたシリコン格子損傷等漏洩ソ−ス(leakage sour
ce)として作用する欠陥を除去するためトレンチ110
の内壁即ち、トレンチ110の底及び両側壁に熱酸化膜
112が形成される。この熱酸化膜112(特許請求の
範囲に記載の「第1酸化膜」に対応)は、約100オン
グストローム−500オングストロームの厚さ範囲内で
形成される。
【0027】図9を参照すると、熱酸化膜112を含ん
でトレンチマスク106a上にトレンチ内壁の酸化を防
止するためのマスク層114の窒化膜114がLPCV
D(Low Pressure CVD)法として約30オングスト
ローム−200オングストロームの厚さ範囲内で薄く形
成される。窒化膜(特許請求の範囲に記載の「物質層」
に対応)114は例えば、シリコン窒化膜として望まし
くは、固有のストレスが小さいシリコンリッチ(Si-ric
h)窒化膜である。窒化膜114は後続トレンチ隔離膜の
形成工程及びゲ−ト酸化膜の形成等の後続酸化工程時ト
レンチ内壁に加えられるストレスを緩和させるバッファ
層(buffer layer)としての役割を果たす。
【0028】窒化膜114上に高温酸化膜115例え
ば、HTO酸化膜又はLP-TEOS(Low Pressure-Te
traethylorthosilicate)酸化膜が形成される。この高
温酸化膜(特許請求の範囲に記載の「絶縁膜」及び「第
2酸化膜」に対応)115は後続プラズマの処理工程で
窒化膜114がエッチングされるか損傷されてバッファ
層の機能を喪失することを防止するため形成される。且
つ、後続トレンチ隔離膜(特許請求の範囲に記載の「ト
レンチ隔離物質」及び「第3酸化膜」に対応)116の
形成工程時窒化膜114が損傷されてバッファ層の機能
を喪失することを防止するために形成される。即ち、窒
化膜114を保護するため形成される。高温酸化膜11
5は約10−1000オングストロームの厚さ範囲内で
形成される。
【0029】トレンチ内壁即ち、高温酸化膜115の表
面に対して例えば、NH3ガス等を用いたプラズマの処
理工程が遂行される。プラズマの処理工程は後続トレン
チ隔離膜116が均一な厚さで蒸着されるようにする機
能を有する。高温酸化膜115上にトレンチ110が完
全に充填されるようにフィリング(filling)特性の良
いトレンチ隔離膜116例えば、USG膜(TEOS-O
3 CVD法により形成)116が形成される。USG膜
(O3 TEOS)116上にUSG膜(O3 TEOS)116
のストレス特性を相殺させる膜質例えば、PE-TEO
S(Plasma Enhanced - Tetraethylorthosilicate)膜
(又は PE-OX(Plasma Enhanced - Oxide)膜)11
8が形成される。 USG膜(O3 TEOS)116はトレ
ンチの深さが0.25μmの場合、約5000オングスト
ロームの厚さで形成される。
【0030】最後に、後続平坦化のエッチング工程でト
レンチ隔離膜116の過度なリセス(recess)を防止す
るためにUSG膜(O3 TEOS)116を緻密化させる
アニ−リング工程が遂行される。例えば、USG膜(O3
EOS)116が900℃以上の高温でアニ−リングさ
れる。
【0031】このようなアニ−リング工程は N2雰囲気
又は湿式雰囲気(H2 及び O2 雰囲気)の条件で進行され
る。湿式アニ−リングは、850℃以下の温度例えば、
700℃でも遂行できる。
【0032】PE-TEOS膜(又は PE−OX膜)11
8及びUSG膜(O3 TEOS)116がCMP(Chemical
Mecanical Polishing)等の平坦化エッチング工程を通
じてエッチングされる。そうすると、図10に示された
ように、浅いトレンチ隔離部120が形成される。
【0033】平坦化エッチング工程は、窒化膜103を
エッチング停止層として使用して遂行され、これにより
活性領域と非活性領域の段差がない状態になる。
【0034】後続工程に、トレンチマスクで使用された
窒化膜103及びパッド酸化膜102が除去された後、
ゲ−ト酸化膜及びゲ−ト電極を含むトランジスタの形成
工程が遂行される。
【0035】図11は、本発明の実施形態によるトレン
チ隔離部120の構造を示した断面図である。
【0036】図11を参照すると、前述したようにトレ
ンチ隔離部の形成方法によるトレンチ隔離部120は、
半導体基板100をエッチングしてトレンチ110が形
成されている。トレンチ110の内壁に熱酸化膜112
及び窒化膜114が順次に形成されている。熱酸化膜1
12は、約100−500オングストロームの厚さ範囲
を有する。窒化膜はトレンチ内壁の酸化を防止し、トレ
ンチ内壁に加えられるストレスを緩和させるバッファ層
として作用する。窒化膜は例えば、LPCVD法で約3
0−200オングストロームの厚さ範囲を有するように
形成されたシリコン窒化膜として、望ましくは組成中シ
リコン含量が相対的に多いシリコンリッチ窒化膜であ
る。
【0037】窒化膜114上にトレンチ110を完全に
充填するようにトレンチ隔離膜116が形成されてい
る。トレンチ隔離膜116は例えば、USG膜(O3 TE
OS)116である。
【0038】窒化膜114とトレンチ隔離膜との間に本
発明による高温酸化膜115例えば、HTO酸化膜又は
LP-TEOS酸化膜が形成されている。高温酸化膜11
5は約10−1000オングストロームの厚さ範囲を有
する。
【0039】トレンチ隔離120両側の半導体基板10
0上にゲ−ト酸化膜122が形成されている。ゲ−ト酸
化膜122上にゲ−ト電極及びゲ−トスペ−サを有する
トランジスタ124が形成されている。
【0040】
【発明の効果】本発明は、トレンチ内壁にシリコン窒化
膜を形成することにより、後続酸化工程時トレンチ内壁
が酸化されて体膨脹によるトレンチ内壁に加えられるス
トレスが防止できて、トレンチの隔離膜形成時トレンチ
内壁に加えられるストレスを緩和させ得る。
【0041】又、シリコン窒化膜上にHTO酸化膜又は
LP-TEOS酸化膜等の保護酸化膜を形成することに
より、プラズマの処理工程乃至トレンチ隔離膜の形成工
程時シリコン窒化膜が損傷されてそのストレスバッファ
機能が喪失されることが防止でき、従ってトレンチ隔離
の絶縁特性を向上させ得る。
【図面の簡単な説明】
【図1】 従来のトレンチ隔離部形成方法において、
トレンチマスクを形成する工程を示す後にトレンチ隔離
部となる部位の断面図である。
【図2】 図1の工程の後トレンチを形成する工程を
示す後にトレンチ隔離部となる部位の断面図である。
【図3】 図2の工程の後熱酸化膜を形成する工程を
示すトレンチ隔離部の断面図である。
【図4】 図3の工程の後トレンチ隔離膜及びPE−
TEOS膜を形成する工程を示す後にトレンチ隔離部と
なる部位の断面図である。
【図5】 図4の工程の後窒化膜が露出されるまでエ
ッチングしてトレンチ隔離部を形成する工程を示すトレ
ンチ隔離部の断面図である。
【図6】 本発明のトレンチ隔離部形成方法に係る実
施形態において、トレンチマスクを形成する工程を示す
トレンチ隔離部の断面図である。
【図7】 図6の工程の後トレンチを形成する工程を
示す後にトレンチ隔離部となる部位の断面図である。
【図8】 図7の工程の後熱酸化膜を形成する工程を
示す後にトレンチ隔離部となる部位の断面図である。
【図9】 図8の工程の後窒化膜、高温酸化膜、トレ
ンチ隔離膜及びPE−TEOS膜を順次形成する工程を
示す後にトレンチ隔離部となる部位の断面図である。
【図10】 図9の工程の後トレンチマスクを構成す
る窒化膜が露出されるまでエッチングしてトレンチ隔離
部を形成する工程を示すトレンチ隔離部の断面図であ
る。
【図11】 本発明の実施形態であるトレンチ隔離部
構造の断面図である。
【符号の説明】
2、100 半導体基板 3、102 パッド酸化膜 4、103 窒化膜 5、104 高温酸化膜 6、105 反射防止膜 8、106 トレンチマスク 10、108 フォトレジストパタ−ン 12、110 トレンチ 14、112 熱酸化膜(第1酸化膜) 15、116 トレンチ隔離膜(トレンチ隔離物質、第
3酸化膜) 18、120 トレンチ隔離部 114 窒化膜(物質層) 115 高温酸化膜(絶縁膜、第2酸化膜) 124 トランジスタ

Claims (22)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上にトレンチ形成領域を定
    めてトレンチマスクを形成する段階と、 前記トレンチマスクを使用して半導体基板をエッチング
    してトレンチを形成する段階と、 前記トレンチ形成時発生された基板の損傷を除去するた
    めトレンチの両側壁及び底に熱酸化膜を形成する段階
    と、 前記熱酸化膜上にトレンチの両側壁及び底の酸化を防止
    するための物質層を形成する段階と、 前記物質層上に物質層を保護するための絶縁膜を形成す
    る段階と、 前記トレンチの両側壁及び底をプラズマ処理する段階
    と、 前記トレンチをトレンチ隔離物質で完全に充填する段階
    とを含んで、前記プラズマ処理工程はトレンチ隔離物質
    がトレンチの両側壁及び底に均一に形成されるようにす
    ることを特徴とするトレンチ隔離部形成方法。
  2. 【請求項2】 前記熱酸化膜は、約100−500オ
    ングストロームの厚さ範囲内で形成されることを特徴と
    する請求項1に記載のトレンチ隔離部形成方法。
  3. 【請求項3】 前記物質層は、トレンチの両側壁及び
    底に加えられるストレスを緩和させるバッファ層として
    作用することを特徴とする請求項1に記載のトレンチ隔
    離部形成方法。
  4. 【請求項4】 前記物質層は、LPCVD法に形成され
    るシリコン窒化膜であることを特徴とする請求項1に記
    載のトレンチ隔離部形成方法。
  5. 【請求項5】 前記シリコン窒化膜は、構成要所の中
    シリコン含量が相対的に多くのシリコンリッチ窒化膜で
    あることを特徴とする請求項4に記載のトレンチ隔離部
    形成方法。
  6. 【請求項6】 前記物質層は、約30−200オングス
    トロームの厚さ範囲内で形成されることを特徴とする請
    求項1に記載のトレンチ隔離部形成方法。
  7. 【請求項7】 前記絶縁膜は、高温で蒸着される酸化
    膜として形成されることを特徴とする請求項1に記載の
    トレンチ隔離部形成方法。
  8. 【請求項8】 前記酸化膜は、HTO酸化膜及びLP-
    TEOS酸化膜のいずれかで形成されることを特徴とす
    る請求項7に記載のトレンチ隔離部形成方法。
  9. 【請求項9】 前記絶縁膜は、約10−1000オン
    グストロームの厚さ範囲内で形成されることを特徴とす
    る請求項1に記載のトレンチ隔離部形成方法。
  10. 【請求項10】 前記プラズマ処理工程は、NH3ガス
    を使用して遂行されることを特徴とする請求項1に記載
    のトレンチ隔離部形成方法。
  11. 【請求項11】 前記トレンチ隔離部形成方法は、ト
    レンチをトレンチ隔離物質で完全に充填した後、トレン
    チ隔離物質を緻密化させるためのアニ−リング工程を遂
    行する段階を付加的に含むことを特徴とする請求項1に
    記載のトレンチ隔離部形成方法。
  12. 【請求項12】 前記アニ−リング工程は、N2雰囲気
    で少なくとも900℃以上の温度で遂行されることを特
    徴とする請求項11に記載のトレンチ隔離部形成方法。
  13. 【請求項13】 前記アニ−リング工程は、H2及びO2
    からなる混合ガス雰囲気で少なくとも700℃以上の温
    度で遂行されることを特徴とする請求項11に記載のト
    レンチ隔離部形成方法。
  14. 【請求項14】 半導体基板をエッチングして形成さ
    れたトレンチと、 前記トレンチの両側壁及び底に窒化膜を間に置いて形成
    された第1酸化膜及び第2酸化膜と、 前記第2酸化膜上にトレンチを完全に充填するように形
    成された第3酸化膜とを含むことを特徴とするトレンチ
    隔離構造。
  15. 【請求項15】 前記第1酸化膜は、熱酸化膜である
    ことを特徴とする請求項14に記載のトレンチ隔離構
    造。
  16. 【請求項16】 前記第1酸化膜は、約100オング
    ストローム−500オングストロームの厚さ範囲を有す
    ることを特徴とする請求項14に記載のトレンチ隔離構
    造。
  17. 【請求項17】 前記窒化膜は、トレンチの両側壁及
    び底の酸化を防止して、トレンチの両側壁及び底に加え
    られるストレスを緩和させるバッファ層として作用する
    ことを特徴とする請求項14に記載のトレンチ隔離構
    造。
  18. 【請求項18】 前記窒化膜は、LPCVD法として形
    成されるシリコン窒化膜であることを特徴とする請求項
    14に記載のトレンチ隔離構造。
  19. 【請求項19】 前記シリコン窒化膜は、組成中でシ
    リコン含量が相対的に多いシリコンリッチの窒化膜であ
    ることを特徴とする請求項18に記載のトレンチ隔離構
    造。
  20. 【請求項20】 前記窒化膜は、約30−200オング
    ストロームの厚さ範囲を有することを特徴とする請求項
    14に記載のトレンチ隔離構造。
  21. 【請求項21】 前記第2酸化膜は、HTO酸化膜及
    びLP-TEOS酸化膜等の高温酸化膜のいずれかで形
    成されることを特徴とする請求項14に記載のトレンチ
    隔離構造。
  22. 【請求項22】 前記第2酸化膜は、約10−100
    0オングストロームの厚さ範囲を有することを特徴とす
    る請求項14に記載のトレンチ隔離構造。
JP10854399A 1998-04-16 1999-04-15 トレンチ隔離部形成方法及びその構造 Expired - Fee Related JP4573922B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR199813554 1998-04-16
KR1019980013554A KR100280106B1 (ko) 1998-04-16 1998-04-16 트렌치 격리 형성 방법

Publications (2)

Publication Number Publication Date
JPH11330227A true JPH11330227A (ja) 1999-11-30
JP4573922B2 JP4573922B2 (ja) 2010-11-04

Family

ID=19536303

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10854399A Expired - Fee Related JP4573922B2 (ja) 1998-04-16 1999-04-15 トレンチ隔離部形成方法及びその構造

Country Status (3)

Country Link
US (2) US6326282B1 (ja)
JP (1) JP4573922B2 (ja)
KR (1) KR100280106B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032892A (ja) * 2004-07-13 2006-02-02 Hynix Semiconductor Inc 半導体素子の素子分離膜製造方法
US8120230B2 (en) 2007-11-28 2012-02-21 Murata Manufacturing Co., Ltd. Acoustic wave device

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
KR100481844B1 (ko) * 1998-06-02 2005-06-08 삼성전자주식회사 트렌치 격리 제조 방법
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4649006B2 (ja) * 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
KR100308793B1 (ko) * 1999-10-18 2001-11-02 윤종용 반도체 소자 제조방법
KR100361764B1 (ko) * 1999-12-30 2002-11-23 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR20010066386A (ko) * 1999-12-31 2001-07-11 박종섭 플래시 메모리의 게이트전극 제조방법
US20020005539A1 (en) 2000-04-04 2002-01-17 John Whitman Spin coating for maximum fill characteristic yielding a planarized thin film surface
KR100375229B1 (ko) * 2000-07-10 2003-03-08 삼성전자주식회사 트렌치 소자분리 방법
US8030172B1 (en) 2000-09-12 2011-10-04 Cypress Semiconductor Corporation Isolation technology for submicron semiconductor devices
KR100378186B1 (ko) * 2000-10-19 2003-03-29 삼성전자주식회사 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법
KR100512167B1 (ko) * 2001-03-12 2005-09-02 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
US6426272B1 (en) * 2001-09-24 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to reduce STI HDP-CVD USG deposition induced defects
US6723616B2 (en) * 2001-09-27 2004-04-20 Texas Instruments Incorporated Process of increasing screen dielectric thickness
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Mos型半導体装置
TWI248160B (en) * 2002-01-28 2006-01-21 Nanya Technology Corp Manufacturing method of shallow trench isolation
US6806165B1 (en) * 2002-04-09 2004-10-19 Advanced Micro Devices, Inc. Isolation trench fill process
KR100461330B1 (ko) * 2002-07-19 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 sti 형성공정
US7494894B2 (en) * 2002-08-29 2009-02-24 Micron Technology, Inc. Protection in integrated circuits
US6784077B1 (en) * 2002-10-15 2004-08-31 Taiwan Semiconductor Manufacturing Co. Ltd. Shallow trench isolation process
KR100826791B1 (ko) * 2002-12-05 2008-04-30 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US6913959B2 (en) * 2003-06-23 2005-07-05 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having a MESA structure
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
KR100526575B1 (ko) * 2003-12-11 2005-11-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP2005175277A (ja) * 2003-12-12 2005-06-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100521050B1 (ko) * 2003-12-30 2005-10-11 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
US7053010B2 (en) * 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
JP2006024895A (ja) * 2004-06-07 2006-01-26 Renesas Technology Corp 半導体装置およびその製造方法
US7199021B2 (en) * 2004-06-22 2007-04-03 Texas Instruments Incorporated Methods and systems to mitigate etch stop clipping for shallow trench isolation fabrication
US7235459B2 (en) 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US7279393B2 (en) * 2004-09-29 2007-10-09 Agere Systems Inc. Trench isolation structure and method of manufacture therefor
US7217634B2 (en) * 2005-02-17 2007-05-15 Micron Technology, Inc. Methods of forming integrated circuitry
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US7238564B2 (en) * 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
US8012847B2 (en) 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
KR20080017368A (ko) * 2005-06-15 2008-02-26 다우 코닝 코포레이션 수소 실세스퀴옥산의 경화 방법 및 나노미터 크기의트렌치에서의 치밀화 방법
US20070045717A1 (en) * 2005-08-31 2007-03-01 Stefano Parascandola Charge-trapping memory device and method of production
KR100842904B1 (ko) * 2005-09-30 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
TWI288437B (en) * 2005-12-30 2007-10-11 Nanya Technology Corp Method to define a pattern having shrunk critical dimension
US20100117188A1 (en) * 2007-03-05 2010-05-13 General Electric Company Method for producing trench isolation in silicon carbide and gallium nitride and articles made thereby
US8093678B2 (en) * 2007-04-05 2012-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
KR100891534B1 (ko) * 2007-10-26 2009-04-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20090184402A1 (en) * 2008-01-22 2009-07-23 United Microelectronics Corp. Method of fabricating a shallow trench isolation structure including forming a second liner covering the corner of the trench and first liner.
US8013372B2 (en) * 2008-04-04 2011-09-06 Globalfoundries Singapore Pte. Ltd. Integrated circuit including a stressed dielectric layer with stable stress
US8105956B2 (en) 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897277A (ja) * 1994-09-29 1996-04-12 Toshiba Corp 半導体装置の製造方法
JPH09283612A (ja) * 1995-11-30 1997-10-31 Hyundai Electron Ind Co Ltd 半導体素子のフィールド酸化膜形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US5985735A (en) * 1995-09-29 1999-11-16 Intel Corporation Trench isolation process using nitrogen preconditioning to reduce crystal defects
JPH09260484A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 半導体装置の製造方法
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
KR100274601B1 (ko) * 1997-11-11 2001-02-01 윤종용 반도체장치의식각마스크형성방법
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897277A (ja) * 1994-09-29 1996-04-12 Toshiba Corp 半導体装置の製造方法
JPH09283612A (ja) * 1995-11-30 1997-10-31 Hyundai Electron Ind Co Ltd 半導体素子のフィールド酸化膜形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032892A (ja) * 2004-07-13 2006-02-02 Hynix Semiconductor Inc 半導体素子の素子分離膜製造方法
US8120230B2 (en) 2007-11-28 2012-02-21 Murata Manufacturing Co., Ltd. Acoustic wave device

Also Published As

Publication number Publication date
KR19990080352A (ko) 1999-11-05
US6844240B2 (en) 2005-01-18
JP4573922B2 (ja) 2010-11-04
KR100280106B1 (ko) 2001-03-02
US20020137279A1 (en) 2002-09-26
US6326282B1 (en) 2001-12-04

Similar Documents

Publication Publication Date Title
JPH11330227A (ja) トレンチ隔離部形成方法及びその構造
KR100280107B1 (ko) 트렌치 격리 형성 방법
KR100428768B1 (ko) 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
US5989978A (en) Shallow trench isolation of MOSFETS with reduced corner parasitic currents
US7442620B2 (en) Methods for forming a trench isolation structure with rounded corners in a silicon substrate
JPH11233612A (ja) 半導体装置のトレンチ隔離形成方法
JP2004363595A5 (ja)
KR100346295B1 (ko) 서브-마이크론 깊이의 디바이스 공정용 변형 리세스 locos분리 공정
US6051478A (en) Method of enhancing trench edge oxide quality
US20020127818A1 (en) Recess-free trench isolation structure and method of forming the same
US6649488B2 (en) Method of shallow trench isolation
US6544861B2 (en) Method for forming isolation trench
US6503815B1 (en) Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation
KR100613372B1 (ko) 반도체 장치의 소자 분리 영역 형성 방법
US6303467B1 (en) Method for manufacturing trench isolation
KR100381849B1 (ko) 트렌치 소자분리 방법
KR100297171B1 (ko) 반도체소자의소자분리방법
JP2001210709A (ja) 半導体装置の製造方法
KR100492790B1 (ko) 반도체소자의소자분리절연막형성방법
KR100344765B1 (ko) 반도체장치의 소자격리방법
KR0161722B1 (ko) 반도체소자의 소자분리 방법
KR20000015466A (ko) 트렌치 격리의 제조 방법
KR100905997B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
JP2000012674A (ja) 半導体装置の製造方法および素子分離方法
JPH1126569A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090303

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100323

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100720

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100818

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130827

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees