JPH09260484A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH09260484A
JPH09260484A JP8068333A JP6833396A JPH09260484A JP H09260484 A JPH09260484 A JP H09260484A JP 8068333 A JP8068333 A JP 8068333A JP 6833396 A JP6833396 A JP 6833396A JP H09260484 A JPH09260484 A JP H09260484A
Authority
JP
Japan
Prior art keywords
film
sio
groove
silicon oxide
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8068333A
Other languages
English (en)
Inventor
Hidemitsu Egawa
秀光 江川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8068333A priority Critical patent/JPH09260484A/ja
Priority to KR1019970009979A priority patent/KR100272150B1/ko
Priority to US08/826,746 priority patent/US5897361A/en
Priority to TW086103704A priority patent/TW334580B/zh
Priority to DE69723493T priority patent/DE69723493T2/de
Priority to EP97302035A priority patent/EP0798776B1/en
Publication of JPH09260484A publication Critical patent/JPH09260484A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】 【課題】溝形の素子分離領域に膨脹、収縮による歪みや
ボイドを発生させることなく高品質の酸化膜を埋め込む
半導体装置の製造方法を提供する。 【解決手段】基板に溝部を形成し、Ｓｉ過剰なＳｉ酸化
膜、又はこれに平衡組成のＳｉ酸化膜を積層した多層膜
を埋め込んだのち熱処理を行い、過剰Ｓｉの酸化による
体積膨脹と平衡組成のＳｉ酸化膜の熱処理による体積収
縮とを相殺することにより、溝部に高品質の酸化膜を埋
め込むことができる。またプラズマＣＶＤによる酸化膜
の溝部への堆積工程において、バイアスエッチングを併
用することにより、ボイドを生ずることなく酸化膜を溝
部に埋め込むことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の素子分
離法に係り、特に半導体基板上に絶縁物を含む溝を設け
て素子間の絶縁分離に用いるに際し、前記溝部に加わる
ストレスを低減することにより高信頼性の半導体装置を
得ることができる製造方法を提供しようとするものであ
る。
【０００２】
【従来の技術】従来半導体装置の素子間の絶縁分離は、
通常選択酸化法により形成された厚い酸化膜を用いて行
われてきた。しかしこの方法では厚い酸化膜の形成に際
して、いわゆるバーズビークと呼ばれる素子形成領域へ
の酸化膜の食い込みを生じ、絶縁分離領域の幅が広くな
るため、半導体装置の高集積化の妨げとなっていた。こ
のため、近年シリコン基板に溝を形成し、その溝部に特
にＳｉＯ2 等の絶縁材料を埋め込む方法が用いられるよ
うになった。
【０００３】半導体装置の高集積化の要求に対して、溝
幅に対する深さの比が数倍にも及ぶ深い溝を酸化膜で埋
め込む必要があるため、前記酸化膜の形成方法として被
覆形状のよい減圧気相成長法（ＬＰ−ＣＶＤ）や、例え
ばテトラエチルオルソシリケートとオゾン（ＴＥＯＳ／
Ｏ3 ）等の有機シランを原料ガスとするＣＶＤ法の使用
が検討されている。
【０００４】しかしＣＶＤ法では成膜温度が比較的低い
ので、成膜ののち酸化膜の緻密化を図るため１０００℃
近傍で高温熱処理をしなければならない。このとき前記
溝に埋め込まれた酸化膜が収縮するので、素子を形成す
るシリコン基板にストレスが加わり、半導体装置の特性
に悪影響を及ぼす。溝埋め込み形絶縁分離を用いた製造
方法の上記の問題点を解決するために、埋め込み特性と
絶縁性が良好で、かつ埋め込まれた酸化膜の高温熱処理
において、体積変化率の小さい酸化膜を用いた素子分離
工程の実現が望まれていた。
【０００５】
【発明が解決しようとする課題】上記したように従来溝
埋め込みにＣＶＤ法で成膜した酸化膜を用いるとき、膜
質向上のために行う高温熱処理において、埋め込まれた
酸化膜が緻密化することにより収縮し、シリコン基板に
ストレスを生ずる問題があった。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、溝埋め込みによる絶縁分離を用いた半導体装
置の製造方法において、埋め込まれたシリコン酸化膜が
前記高温熱処理時に示す体積変化率を低減することを目
的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、概略次のような工程から成り立っている。ま
ず半導体基板に溝部を形成し、この溝部に非平衡組成の
シリコン過剰シリコン酸化膜（ＳｉＯX 、０＜Ｘ≦２、
以下単にＳｉＯX と略称）をＣＶＤ法により堆積した
後、溝部以外の不要なＳｉＯX 膜を除去する。このよう
に溝部に埋め込まれたＳｉＯX 膜を酸素雰囲気中で１０
００℃近傍の高温熱処理してＳｉＯX を平衡組成のＳｉ
Ｏ2 に変化することにより、ストレスを生ずることなく
前記溝部に緻密なＳｉＯ2 膜を埋め込むことができる。
【０００８】前記ＳｉＯX 膜は、酸化雰囲気中において
高温熱処理することにより酸化が進行して酸素を吸収
し、平衡組成であるＳｉＯ2 に変化する課程で体積が膨
脹する性質を持っている。また平衡組成のＳｉＯ2 を高
温の酸化雰囲気中で熱処理すれば、酸素吸収による体積
膨脹がないため、膜の緻密化による体積の収縮のみを生
ずる。このようＳｉＯX とＳｉＯ2 には、高温熱処理に
おける体積変化につき相反する傾向があるので、高温熱
処理温度と時間、ＳｉＯX の組成、並びに雰囲気中の酸
素の供給量を制御することにより、前記ＳｉＯX が平衡
組成のＳｉＯ2 に変化する課程で、体積変化率を１％以
下に抑え、実質的に歪の影響をなくすることができる。
【０００９】また前記溝部に埋め込まれたＳｉＯX 膜へ
の酸素供給の方法として、この溝部にＣＶＤ法でＳｉＯ
X 膜を堆積した後、このＳｉＯX 膜上に含水させたＳｉ
Ｏ2膜を引き続き堆積するか、前記ＳｉＯX 膜と前記含
水させたＳｉＯ2 膜を溝部の上に堆積する工程を交互に
複数回繰り返した後、前記溝部以外のＳｉＯX とＳｉＯ
2 多層膜を除去し、高温熱処理することによってもスト
レスを生ずることなく前記溝部に緻密なＳｉＯ2 膜を埋
め込むことができる。含水率は１％未満とする。
【００１０】このときＳｉＯX 膜への酸素の供給は、含
水したＳｉＯ2 の水分を通じて行われる。水分の放出に
よりＳｉＯ2 は収縮し、水分を通じた酸化によりＳｉＯ
X が膨脹するので、熱処理過程でストレスの原因となる
体積変化が生じない。従ってこの時の熱処理では酸化雰
囲気を必要とせず、ＳｉＯ2 に含まれる水分がＳｉＯX
を酸化する環境を提供することになる。
【００１１】上記の溝部に埋め込まれたＳｉＯX とＳｉ
Ｏ2 の多層膜の構成においては、必ずしも前記ＳｉＯ2
膜を含水させなくても、酸素雰囲気中で熱処理を行うこ
とにより、ＳｉＯ2 を通じてＳｉＯX に酸素を供給する
ことができる。ＣＶＤ法を用いて比較的低温で成長した
ＳｉＯ2 膜は粗な膜質を有するので、前記ＳｉＯ2 膜を
通じて雰囲気中の酸素が高速に拡散し、ＳｉＯX に酸素
が供給されるためである。
【００１２】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１（ａ）、（ｂ）、（ｃ）
は本発明の第１の実施の形態の製造工程を示す断面図で
ある。図１（ａ）に示すように、例えばＰ形シリコン基
板１１の表面をシリコン熱酸化膜、又はシリコン窒化
膜、又はこれらの膜とポリシリコンとの積層膜から成る
マスク材１２で覆い、素子分離領域に相当する部分を選
択的にエッチング除去する。
【００１３】前記１２をマスクとして例えばフッ素系の
ガスＳｉＦ4 を用いたリアクティブイオンエッチング
（以下ＲＩＥと略称）を行い、前記素子分離領域に溝１
３を形成する。素子分離領域のリーク電流を低減するた
めに、溝の底にＢ（ボロン）イオンを注入する。次に図
１（ｂ）に示すように、シリコン過剰のシリコン酸化膜
ＳｉＯX １４を、プラズマＣＶＤ法により厚さ約１．５
μｍ堆積する。
【００１４】この時のプラズマＣＶＤの条件は、原料ガ
スであるＳｉＨ4 とＯ2 の流量がそれぞれ１０ｃｃ／ｍ
ｉｎと１００ｃｃ／ｍｉｎ、プラズマチャンバー内の圧
力が１Ｔｏｒｒ以下、成長温度は３００℃であった。こ
こで得られたＳｉＯX 膜は、組成がＸ＝１．２のもので
あった。ここで原料ガスはＳｉＨ4 のような無機シラン
のほか例えばＴＥＯＳの様な有機シランでも良く、酸化
性のガスとしてはＯ2、Ｏ3 、又はＮ2 Ｏ等何れでも良
いが、Ｃ、Ｎ等のように、シリコン基板に結晶欠陥発生
の原因となり易い元素を含まない組成とするには、前記
ＳｉＨ4 ／Ｏ2系が最適である。
【００１５】素子分離に用いる溝部１３は、溝幅が狭く
深さが大となることにより、ＣＶＤにより堆積中のＳｉ
ＯX 膜１４が、溝の開口部で次第にオーバーハング形状
となり、図２に示すように、ＳｉＯX の膜厚が増加すれ
ば、溝の上部が膜で塞がれるため、溝の内部にボイド１
６が形成される。このボイドはその後の製造工程の進捗
に対して障害となるばかりでなく、製品となった後も信
頼性に悪影響を及ぼすため、ボイドの発生は抑えなけれ
ばならない。
【００１６】前記ボイドの発生は、プラズマＣＶＤ法で
溝部にＳｉＯX を形成する際、シリコン基板にバイアス
を印加する方法を用いて抑制することができる。この時
エッチング効率を向上させるため、ＳｉＨ4 とＯ2 より
なるプラズマＣＶＤのガス種に、流量１００ｃｃ／ｍｉ
ｎのＡｒガスを追加し、１０００Ｗのバイアス電力を印
加した。この様にＳｉＯX の成膜とバイアスエッチング
を併用することにより、溝の開口部に生ずるオーバーハ
ング形状を削り落としつつＳｉＯX 膜が溝の内壁に成長
するので、図２の１６に示すようなボイドが、溝の内部
に取り込まれるのを防止することができる。
【００１７】上記のＳｉＯX の成膜とバイアスエッチン
グは、同時進行させることができるが、プラズマ条件を
交互に変化する方法によって最適化することもできる。
このとき成膜とエッチングの切り替えは、例えば、バイ
アス条件を交互に切り替える方法等により行うことがで
きる。特に溝の深さが溝幅の２倍以上となるとき、図１
（ｂ）に示すように、溝部へのＳｉＯX 膜の良好な埋め
込み形状を実現するには、バイアスエッチングの併用に
よるプラズマＣＶＤ法の適用が効果的である。
【００１８】次にＰ形シリコン基板表面の素子形成領域
を露出させるため、図１（ｃ）に示すように、素子分離
領域となる溝部にＳｉＯX 膜１４を残留させた状態で、
前記シリコン基板上のＳｉＯX 膜を除去する。ＳｉＯX
膜の除去は、ＲＩＥによるエッチバックでも、通常のウ
エットエッチングでも可能であるが、図１（ｃ）に示す
ように、素子形成領域と、溝部に残留したＳｉＯX 膜１
４との平坦性を確保し、良好な埋め込み形状を形成する
ためには、ＣＭＰ（ケミカルメカニカルポリッシング）
法を用いる方が優れている。
【００１９】ＣＭＰ法により研磨する場合、図３に示す
ように例えばシリコン窒化膜ＳｉＮから成る、溝形成に
用いたマスク材（図１（ａ）の１２参照）をそのまま残
してＳｉＯX を研磨し、ＳｉＮ膜の硬さを利用して、マ
スク材１２を研磨の終了時点の検出に役立てることがで
きる。またこの様に、素子形成領域が硬いＳｉＮ膜で覆
われていれば、研磨に際して素子特性に重要な影響を及
ぼす表面のキズの発生を防止することができる。
【００２０】上記の工程ののち、溝部に残留したＳｉＯ
X 膜１４を絶縁性に優れたＳｉＯ2膜に変化すること、
及びリーク電流低減のため溝の底部に注入したＢを活性
化することを目的として、酸化雰囲気中で１０００℃近
傍の高温熱処理を行う。通常１回の熱処理工程で、上記
ＳｉＯ2 膜への変化とイオン注入されたＢの活性化を行
うことができる。
【００２１】素子分離領域に埋め込まれたＳｉＯX １４
はＳｉ過剰なＳｉ酸化膜であるため、１０００℃近傍の
熱処理を酸化雰囲気中で行うことにより、過剰なＳｉが
酸化され、溝の中で体積膨脹する。一方酸化が進んだＳ
ｉＯ2 膜は熱処理により膜中の欠陥がはきだされ、体積
が収縮することにより緻密化する。
【００２２】高温熱処理におけるＳｉ過剰なシリコン酸
化膜の組成比Ｓｉ／Ｏ（１／Ｘに相当する）と、その体
積変化率との関係を図４に示す。Ｓｉ過剰なシリコン酸
化膜の組成比Ｓｉ／Ｏを１／１．８以上１／０．８以下
の範囲にすることにより、その体積変化率は１％以下に
抑えられる。
【００２３】この様に、素子分離領域に埋め込まれたＳ
ｉＯX 膜は、高温熱処理において膨脹と収縮の効果が相
殺し、良好な絶縁分離特性を示す緻密なＳｉＯ2 膜に変
化する。このときの体積変化率は、上記のプロセス条件
を最適化することにより、１％以下の小さな値にするこ
とができる。溝部に埋め込まれた絶縁膜の体積変化率が
１％をこえる場合には、シリコン基板に格子欠陥を生じ
たり界面準位が変化するなどの不都合を生じて素子特性
を劣化させる。従って溝に埋め込まれた絶縁膜の体積変
化率を１％以下に抑えることは良好な素子特性を得るた
めの必須の要件である。
【００２４】図５は本発明の第２の実施の形態における
製造工程を示す断面図である。図５の１４は、シリコン
基板の素子分離領域となる溝部と、素子領域となる面上
に形成されたＳｉ過剰なＳｉＯX 膜、１５は１４の上に
引き続き形成された平衡組成のＳｉＯ2 膜である。図５
ではその上に更に前記ＳｉＯX 膜とＳｉＯ2 膜を交互に
形成し、溝部がＳｉＯX とＳｉＯ2 の多層膜で完全に埋
め込まれる状況が示されている。最後のＳｉＯ2 膜１５
は、溝の内部に堆積する場所がなく、絶縁分離領域とシ
リコン基板の素子領域上にほぼ平坦に堆積されている。
【００２５】図５に示すように、シリコン基板上の溝部
をＳｉＯX とＳｉＯ2 の多層膜で完全に埋め込んだ後、
シリコン基板表面の素子形成領域を露出させるため、溝
部にＳｉＯX とＳｉＯ2 の多層膜を残留させた状態で、
前記ＣＭＰ法を用いて素子形成領域上の多層膜を除去す
る。このように形成された絶縁分離領域の上面には、溝
部を埋め込んだ前記多層膜の垂直断面が外気に露出する
ようになる。
【００２６】次に前記除去工程後の、溝部に埋め込まれ
たＳｉＯX とＳｉＯ2 の多層膜を、温度１０００℃近傍
において、酸化雰囲気中で高温熱処理を行う。ＣＶＤ法
によるＳｉＯ2 膜は粗な膜質を有するので、絶縁分離領
域の上面に露出した多層膜の垂直断面を通じて、雰囲気
中の酸素がＳｉＯ2 に沿って高速に拡散する。一方、酸
素はＳｉＯX にも導入されるが、導入された酸素は過剰
Ｓｉと反応するために、ＳｉＯX 膜に沿った酸素の拡散
は反応を伴うものとなり、その拡散速度は粗なＳｉＯ2
膜に比べて遅い。
【００２７】この様に、粗なＳｉＯ2 膜を通じて雰囲気
中の酸素をＳｉＯX 膜に導入することにより、溝部に埋
め込まれたＳｉＯX とＳｉＯ2 の多層膜を、均一でかつ
体積変化が最小に抑えられた、絶縁分離領域中の緻密な
ＳｉＯ2 膜に変化することができる。
【００２８】前記ＳｉＯX とＳｉＯ2 の多層膜の堆積
は、ＳｉＨ4 とＯ2 との混合ガスを原料とするＣＶＤ法
において、酸素分圧、温度等のプラズマＣＶＤの条件
を、前記ＳｉＯX 膜の堆積条件と、平衡組成のＳｉＯ2
膜の堆積条件との間で、交互に切り替えることにより行
うことができる。また、Ｎ2 Ｏ等の他の酸素供給源を用
いて通常のＣＶＤ法によりＳｉＯ2 膜を堆積し、ＳｉＯ
X 膜の形成は他のプラズマＣＶＤ装置で堆積するという
ように、交互にＣＶＤ装置を換えて形成しても良い。こ
のときの堆積の順序はＳｉＯX 膜から始めても良いし、
ＳｉＯ2 膜から始めても良い。また多層膜の積層数は２
層以上であれば良い。
【００２９】また前記ＳｉＯX とＳｉＯ2 の多層膜の形
成において、ＳｉＯ2 を含水させると、前記多層膜中に
おいて、ＳｉＯ2 膜中の水分を通じて隣接するＳｉＯX
に酸素が供給されるので、前記高温熱処理は単に熱処理
するのみで十分であり、酸素雰囲気が不要となる。
【００３０】このとき、含水したＳｉＯ2 膜の膜面に沿
って水分が均一に分布するので、水分を通じたＳｉＯX
膜への酸素の供給は、溝部に埋め込まれた多層膜の深さ
方向に完全に均一化される。ＳｉＯ2 膜からの水分の放
出によりＳｉＯ2 膜が収縮し、ＳｉＯX 膜への酸素の供
給によりＳｉＯX 膜が膨脹するので、この方法により溝
に埋め込まれた多層膜の体積変化率を１％以下に抑える
ことができ、最終的には、多層膜を緻密で絶縁性に優れ
た均一なＳｉＯ2 膜に変化することができる。
【００３１】平衡組成のＳｉＯ2 膜に水分を含ませるに
は、例えばＳｉＯ2 膜を堆積するとき、例えばＴＥＯＳ
のような有機シランを同時に添加しても良い。この方法
によれば、堆積温度を調節することにより、１％以下の
範囲で自由にＳｉＯ2 膜中の含水率を変化することがで
きる。またこの含水率の範囲であれば、ＳｉＯX とＳｉ
Ｏ2 の多層膜が均一で緻密なＳｉＯ2 膜に変化すると
き、体積変化率を１％以下にすることができる。
【００３２】前記体積変化率は高温熱処理の処理時間、
酸化雰囲気中のガスの組成や濃度によっても変化する
が、とく前記高温熱処理と溝の底に注入したＢの活性化
熱処理とを兼用しようとするときには、熱処理条件の自
由度は小さくなる。上記のように、ＳｉＯX 膜とＳｉＯ
2 膜の多層化を図ることにより、熱処理条件の自由度が
大幅に向上するので、素子分離絶縁膜の均一化、高品質
化の熱処理と、溝の分離特性向上のためのイオン注入不
純物の活性化を、唯一回の高温熱処理により行うことも
可能となる。
【００３３】前記１０００℃近傍（８００℃〜１３００
℃）の高温熱処理は、具体的には次のような方法で行わ
れる。熱処理炉の温度を約８００℃に設定し、シリコン
基板を炉に挿入する。この様に比較的低い温度でシリコ
ン基板を挿入するのは、室温から熱処理温度への急激な
温度上昇により、前記シリコン基板に結晶欠陥が導入さ
れるのを防止するためである。引き続き熱処理炉を温度
８００℃〜１３００℃の範囲で、処理対象に対して最適
な温度に設定する。このとき最適温度は、溝部の形状、
溝に埋め込まれたＳｉＯX 膜の組成Ｘの値、前記平衡組
成のＳｉＯ2 との多層膜構成の有無等、種々の条件で変
化する。
【００３４】熱処理炉には、予めＯ2 又はＨ2 Ｏ等の酸
化性のガスが一定の流量で流され、シリコン基板熱処理
のための酸化雰囲気を形成している。Ｏ2 を用いる場合
には、Ｎ2 で１０％〜５０％に希釈したものを用いる。
Ｈ2 Ｏの場合は水素燃焼酸化を用い、またこれと前記Ｏ
2 酸化と併用することも可能である。高温熱処理はこの
様にＯ2 またはＨ2 Ｏの分圧が制御された酸化性の雰囲
気中で、前記最適設定温度において３０分乃至３時間程
度行う。
【００３５】先に図１（ａ）のマスク材１２を、ＣＭＰ
研磨における素子領域の保護に用いることを述べたが、
前記酸化雰囲気中における高温熱処理においても、例え
ばＳｉＮから成るマスク材１２をそのまま残存させれ
ば、素子領域が酸化されることを完全に防止することが
できる。
【００３６】高温熱処理が終了し、シリコン基板を大気
中に取り出すときには、再び熱処理炉を最適設定温度か
ら８００℃に下げ、シリコン基板中に格子欠陥が導入さ
れるのを防止する。前述の通り、含水したＳｉＯ2 膜と
ＳｉＯX 膜との多層膜を高温熱処理するときには、酸化
性雰囲気中のＯ2 又はＨ2 Ｏの分圧制御が不要となるた
め、熱処理炉の構成は大幅に簡略化される。またＳｉＯ
2 膜に含水させる方法として、ＳｉＯ2 膜を成長した段
階で、膜を大気中で一定時間水蒸気に触れさせても良
い。
【００３７】
【発明の効果】上記したように本発明によれば、基板上
の溝形素子分離領域に埋め込まれたシリコン酸化膜の、
製造工程中における体積変化率を、１％以下に抑えるこ
とができる。このため素子形成領域上の素子特性を安定
化し、信頼性の高い半導体装置の製造方法を提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
製造工程を示す断面図。
【図２】素子分離領域に埋め込まれた酸化膜中にボイド
が発生する状況を示す断面図。
【図３】溝形成に用いたマスク材を残して酸化膜を埋め
込む方法を示す断面図。
【図４】シリコン過剰のシリコン酸化膜の組成比と、１
０００℃における体積変化率との関係を示す図。
【図５】本発明の第２の実施の形態に係る半導体装置の
製造工程を示す断面図。
【符号の説明】
１１ 半導体基板 １２ マスク材 １３ 素子分離用溝 １４ シリコン過剰のシリコン酸化膜 １５ 平衡組成のシリコン酸化膜 １６ 埋め込み酸化膜中のボイド

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に溝部を形成する工程と、 前記溝部にシリコン過剰なシリコン酸化膜を堆積する工
    程と、 前記溝部以外の前記シリコン過剰なシリコン酸化膜を除
    去する工程と、 前記シリコン過剰なシリコン酸化膜を酸化する環境にお
    いて熱処理する工程とを有することを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 前記熱処理工程を経た後のシリコン過剰
    なシリコン酸化膜の熱処理工程における体積変化率は１
    ％以下であることを特徴とする請求項１記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記シリコン過剰なシリコン酸化膜はＳ
    ｉＨ4 ガスを原料とするＣＶＤ法により形成することを
    特徴とする請求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記ＣＶＤ法は前記半導体基板にバイア
    スを印加し、前記シリコン過剰なシリコン酸化膜の堆積
    と前記バイアスによるエッチングを、交互に又は連続し
    て行うプラズマＣＶＤ法であることを特徴とする請求項
    １記載の半導体装置の製造方法。
  5. 【請求項５】 半導体基板に溝部を形成し、この溝部に
    シリコン過剰な第１のシリコン酸化膜を堆積する工程
    と、この第１のシリコン酸化膜上にシリコンが平衡状態
    の第２のシリコン酸化膜を引き続き堆積する工程を行っ
    た後、 又は前記第１、第２シリコン酸化膜を堆積する工程を交
    互に複数回繰り返した後、前記溝部以外の第１、第２シ
    リコン酸化膜を除去し、前記溝部に埋め込まれた第１、
    第２のシリコン酸化膜を熱処理することを特徴とする半
    導体装置の製造方法。
  6. 【請求項６】 前記シリコンが平衡状態の第２のシリコ
    ン酸化膜は含水したものであることを特徴とする請求項
    ５記載の半導体装置の製造方法。
  7. 【請求項７】 前記含水率は１％未満であることを特徴
    とする請求項５記載の半導体装置の製造方法。
  8. 【請求項８】 前記シリコンが平衡状態の第２のシリコ
    ン酸化膜は、粗な膜質を有するものであり、前記熱処理
    は酸素雰囲気中で行うことを特徴とする請求項５記載の
    半導体装置の製造方法。
JP8068333A 1996-03-25 1996-03-25 半導体装置の製造方法 Withdrawn JPH09260484A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP8068333A JPH09260484A (ja) 1996-03-25 1996-03-25 半導体装置の製造方法
KR1019970009979A KR100272150B1 (ko) 1996-03-25 1997-03-22 반도체장치의 제조방법
US08/826,746 US5897361A (en) 1996-03-25 1997-03-24 Semiconductor device and method of producing same
TW086103704A TW334580B (en) 1996-03-25 1997-03-24 Method of manufacture semiconductor device
DE69723493T DE69723493T2 (de) 1996-03-25 1997-03-25 Grabenisolierung einer Halbleiteranordnung und Verfahren zu seiner Herstellung
EP97302035A EP0798776B1 (en) 1996-03-25 1997-03-25 Trench isolation of semiconductor device and method of producing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8068333A JPH09260484A (ja) 1996-03-25 1996-03-25 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004336269A Division JP4146416B2 (ja) 2004-11-19 2004-11-19 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH09260484A true JPH09260484A (ja) 1997-10-03

Family

ID=13370817

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8068333A Withdrawn JPH09260484A (ja) 1996-03-25 1996-03-25 半導体装置の製造方法

Country Status (6)

Country Link
US (1) US5897361A (ja)
EP (1) EP0798776B1 (ja)
JP (1) JPH09260484A (ja)
KR (1) KR100272150B1 (ja)
DE (1) DE69723493T2 (ja)
TW (1) TW334580B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233612A (ja) * 1997-12-01 1999-08-27 Samsung Electronics Co Ltd 半導体装置のトレンチ隔離形成方法
US6436790B2 (en) 2000-05-10 2002-08-20 Nec Corporation Method for fabrication semiconductor device having trench isolation structure
KR100482740B1 (ko) * 1997-12-27 2005-08-17 주식회사 하이닉스반도체 반도체소자의소자분리용트렌치내에산화막을매립하는방법
US7023062B2 (en) 1997-12-09 2006-04-04 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
JP2007158112A (ja) * 2005-12-06 2007-06-21 Toshiba Corp 絶縁膜形成方法、半導体装置の製造方法及びプログラム
JP2008010441A (ja) * 2006-06-27 2008-01-17 Toshiba Corp シリコン酸化膜の形成方法
JP2013239752A (ja) * 2007-10-22 2013-11-28 Applied Materials Inc ボイドフリーギャップ充填に対する誘電体膜品質を向上させる方法及びシステム

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11114510A (ja) * 1997-10-17 1999-04-27 Tadahiro Omi 温純水を用いた物品の洗浄方法
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US6165854A (en) * 1998-05-04 2000-12-26 Texas Instruments - Acer Incorporated Method to form shallow trench isolation with an oxynitride buffer layer
US6599812B1 (en) * 1998-10-23 2003-07-29 Stmicroelectronics S.R.L. Manufacturing method for a thick oxide layer
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
KR100281192B1 (ko) * 1999-03-04 2001-01-15 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
JP3492634B2 (ja) * 1999-03-17 2004-02-03 インフィネオン テクノロジース エスシー３００ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフト 半導体ウェーハ上のギャップの充填方法
JP4285899B2 (ja) * 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
US6355539B1 (en) * 2001-05-07 2002-03-12 Macronix International Co., Ltd. Method for forming shallow trench isolation
US6426272B1 (en) * 2001-09-24 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to reduce STI HDP-CVD USG deposition induced defects
ITTO20011038A1 (it) * 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
JP2004128123A (ja) * 2002-10-01 2004-04-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2012216812A (ja) * 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置及びその製造方法
CN109326952B (zh) * 2017-07-31 2020-07-07 山东华光光电子股份有限公司 一种高电流密度、高散热系数的半导体激光器制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
JPS6469027A (en) * 1987-09-10 1989-03-15 Fujitsu Ltd Manufacture of semiconductor device
US5472904A (en) * 1994-03-02 1995-12-05 Micron Technology, Inc. Thermal trench isolation
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233612A (ja) * 1997-12-01 1999-08-27 Samsung Electronics Co Ltd 半導体装置のトレンチ隔離形成方法
US7023062B2 (en) 1997-12-09 2006-04-04 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7119406B2 (en) 1997-12-09 2006-10-10 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7268401B2 (en) 1997-12-09 2007-09-11 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7402873B2 (en) 1997-12-09 2008-07-22 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7550809B2 (en) 1997-12-09 2009-06-23 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
KR100482740B1 (ko) * 1997-12-27 2005-08-17 주식회사 하이닉스반도체 반도체소자의소자분리용트렌치내에산화막을매립하는방법
US6436790B2 (en) 2000-05-10 2002-08-20 Nec Corporation Method for fabrication semiconductor device having trench isolation structure
JP2007158112A (ja) * 2005-12-06 2007-06-21 Toshiba Corp 絶縁膜形成方法、半導体装置の製造方法及びプログラム
JP2008010441A (ja) * 2006-06-27 2008-01-17 Toshiba Corp シリコン酸化膜の形成方法
JP2013239752A (ja) * 2007-10-22 2013-11-28 Applied Materials Inc ボイドフリーギャップ充填に対する誘電体膜品質を向上させる方法及びシステム

Also Published As

Publication number Publication date
DE69723493T2 (de) 2004-05-27
KR100272150B1 (ko) 2001-01-15
EP0798776B1 (en) 2003-07-16
US5897361A (en) 1999-04-27
DE69723493D1 (de) 2003-08-21
EP0798776A2 (en) 1997-10-01
EP0798776A3 (en) 1997-11-26
TW334580B (en) 1998-06-21
KR970067542A (ko) 1997-10-13

Similar Documents

Publication Publication Date Title
JPH09260484A (ja) 半導体装置の製造方法
US7642171B2 (en) Multi-step anneal of thin films for film densification and improved gap-fill
US6949447B2 (en) Method for fabricating isolation layer in semiconductor device
KR100839529B1 (ko) 반도체소자의 소자분리막 형성 방법
US20020123206A1 (en) Method of forming an insulating layer in a trench isolation type semiconductor device
US6051478A (en) Method of enhancing trench edge oxide quality
US20070212847A1 (en) Multi-step anneal of thin films for film densification and improved gap-fill
CN103531522A (zh) 浅沟槽隔离结构制备方法
KR100418475B1 (ko) 반도체소자의 샐로우 트렌치 아이솔레이션 방법
KR100295782B1 (ko) 얕은 트렌치 소자분리 방법
US6214697B1 (en) Trench isolation for semiconductor devices
KR100477810B1 (ko) Ｎｆ3 ｈｄｐ 산화막을 적용한 반도체 소자 제조방법
US6051480A (en) Trench isolation for semiconductor devices
JP2005150500A (ja) 半導体装置および半導体装置の製造方法
US6274455B1 (en) Method for isolating semiconductor device
US6727160B1 (en) Method of forming a shallow trench isolation structure
JP4146416B2 (ja) 半導体装置の製造方法
KR20030050431A (ko) 반도체 소자의 제조방법
KR100482740B1 (ko) 반도체소자의소자분리용트렌치내에산화막을매립하는방법
US20090181516A1 (en) Method of Forming Isolation Layer of Semiconductor Device
CN1531057A (zh) 制造浅沟槽隔离结构（sti）的方法
KR100334245B1 (ko) 소자분리영역의 형성 방법
KR20090053036A (ko) 플래시 메모리 소자의 제조 방법
KR100533966B1 (ko) 트렌치 구조의 소자분리막 및 그 제조 방법
KR100514529B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041119

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20050113