KR100334245B1 - 소자분리영역의 형성 방법 - Google Patents
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Abstract
소자분리영역의 형성 방법은 : 반도체기판에 제 1 절연막과 내산화용 퇴적막을 순차 형성하는 단계; 상기 내산화용 퇴적막, 제 1 절연막 및 반도체기판을 이방성 에칭에 의해 순차 가공하여 상기 반도체기판에 트렌치홈을 형성하는 단계; 트렌치홈에 매립된 제 2 절연막의 두께가 트렌치홈의 깊이보다 크게 되도록 오존-TEOS 반응에 의해 트렌치홈에 제 2 절연막을 퇴적하는 단계; 상기 제 2 절연막을 치밀화함과 동시에 제 2 절연막과 반도체기판 사이의 계면을 산화시키도록 전체 표면에 열처리를 실행하는 단계; 상기 제 2 절연막의 표면 및 트렌치홈의 상부 표면을 평탄화하는 단계; 및 상기 내산화용 퇴적막과 제 1 절연막을 제거하여 소자분리영역을 형성하는 단계를 포함한다.
Description
본 발명은 소자분리영역의 형성 방법에 관한 것으로, 더 구체적으로는 트렌치홈에 절연막을 매립함에 의해 소자분리영역을 형성하는 방법에 관한 것이다.
반도체기판상에 형성된 소자들 사이의 전기적 분리를 실현하기 위한 구조로서, 트렌치홈에 절연막을 매립하여 형성된 소자분리구조(이하, '트렌치 소자분리구조'라 한다)가 알려져 있다. 이 트렌치 소자분리구조는, 예컨대 도 2(a) 내지 2(e)에 도시된 바와같이 형성된다.
먼저, 반도체기판(21)의 표면에 산화실리콘으로 된 열산화막(22)을 형성하고, 계속해서 열산화막(22)상에 화학적 기상 성장(CVD)법에 의해 질화실리콘막(23)을 퇴적한다(도 2(a)).
다음에, 포토리소그라피 기술로써 마스크를 형성하고 이 마스크를 이용하여 질화실리콘막(23), 열산화막(22) 및 반도체기판(21)을 이방성 에칭에 의해 가공하여, 트렌치홈을 형성한다. 여기에서, 이방성 에칭에 의해 노출된 트렌치홈의 표면의 실리콘부분은 활성 영역과의 계면(즉, 트렌치홈의 측면)에서 손상을 받게 되어, 품질면에서 바람직하지 못하다. 따라서, 트렌치홈의 표면에 표면 산화막(24)을 형성하여 품질을 양호하게 유지하고 있다(도 2(b)).
이어서, 오존-TEOS 반응을 이용한 CVD법에 의해 트렌치홈에 산화실리콘층(25)이 매립된다. 여기에서, 고 오존 농도(오존 농도 4.5이상)의 오존-TEOS 반응을 이용한 CVD 법에 의해 형성되는 산화실리콘층(25)은 하층 의존성(하부의 층에 대한 의존성)이 있기 때문에, 하부의 층이 산화실리콘층인 경우에, 산화실리콘층(25)을 트렌치홈에 매립하기가 어렵다. 따라서, 하층 의존성이 적은 저 오존 농도(오존 농도 1이하)를 이용하여 오존-TEOS 절연막(25a)을 얇게 형성한 후에, 고 오존 농도를 이용하여 오존-TEOS 절연막(25b)을 형성한다(도 2(c)).
이와 다르게, 하층 의존성을 감소시키도록 하층의 표면을 표면처리(질소 또는 암모니아 플라즈마처리, 아르곤 플라즈마 처리, TMAH(트리메틸 암모니아 하이드록시)에서의 디핑(dipping) 처리등)를 실행할 수 있다.
다음에, 매립된 오존-TEOS 절연막(25a,25b)의 치밀화(예컨대, 오존-TEOS 반응에 의해 제조된 절연막이 열산화막과 가까운 막질을 얻기 위해서는, 질소 분위기하에서 1000∼1100℃의 온도로 열처리가 실행될 필요가 있다.)를 한후에, 예컨대 CMP법에 의해 기판의 표면을 평탄화한다(도 2(d)).
또한, 표면의 산화실리콘막(25)(트렌치홈에서의 것과 다른 산화실리콘막)과 질화실리콘막(23)을 제거하여 트렌치홈내에 산화실리콘층이 매립된 트렌치 소자분리구조를 완성한다(도 2(e)).
그러나, 하층 의존성을 감소시키기 위해서는, 먼저 막질이 불량한 저 오존 농도에서의 오존-TEOS 절연막을 500∼1000Å 이상의 두께로 형성해야 한다. 저 오존 농도에서 오존-TEOS 절연막을 형성한 후에 고 오존 농도에서 오존-TEOS 절연막을 형성하는 경우에는, 저 오존 농도에서 형성된 오존-TEOS 절연막의 열처리(치밀화)에 의해 얻어진 막질이 불량하게 된다. 따라서, 트렌치홈의 형성후에 웨트 에칭 처리를 실행한 경우, 에칭 속도의 차이에 의해, 저 오존 농도에서 형성된 오존-TEOS 절연막과 고 오존 농도에서 형성된 오존-TEOS 절연막 사이에 단차가 발생된다.
또한, 미세화의 진행에 따라 여러 가지 개구율을 가진 트렌치홈들이 존재하게 되면, 적은 개구율을 가진 트렌치홈은 저 오존 농도에서 형성된 오존-TEOS 절연막만으로 채워지게 되어, 양호한 소자 분리 특성을 얻을 수 없게 된다.
또한, 하층 표면을 표면 처리하더라도, 0.3μ m 이하의 미세 트렌치 소자분리구조에서는, 도 2(a)∼2(e)에 도시된 바와같이 트렌치 소자분리구조가 형성된 후에 오존-TEOS 절연막의 연결부에 보이드(26)가 발생되어, 양호한 매립 특성이 얻어질 수 없게 된다.
본 발명은 : 반도체기판에 제 1 절연막과 내산화용 퇴적막을 순차 형성하는단계; 상기 내산화용 퇴적막, 제 1 절연막 및 반도체기판을 이방성 에칭에 의해 순차 가공하여 상기 반도체기판에 트렌치홈을 형성하는 단계; 트렌치홈에 매립된 제 2 절연막의 두께가 트렌치홈의 깊이보다 크게 되도록 오존-TEOS 반응에 의해 트렌치홈에 제 2 절연막을 퇴적하는 단계; 상기 제 2 절연막을 치밀화함과 동시에 제 2 절연막과 반도체기판 사이의 계면을 산화시키도록 전체 표면에 열처리를 실행하는 단계; 상기 제 2 절연막의 표면 및 트렌치홈의 상부 표면을 평탄화하는 단계; 및 상기 내산화용 퇴적막과 제 1 절연막을 제거하여 소자분리영역을 형성하는 단계를 포함하는, 소자분리영역의 형성 방법을 제공한다.
도 1(a)∼1(f)는 본 발명에 따른 소자분리영역의 형성을 위한 공정들을 나타낸 단면도들, 및
도 2(a)∼2(e)는 종래 기술에 따른 소자분리영역의 형성을 위한 공정들을 나타낸 단면도들이다.
이하, 첨부도면들을 참조하여 실시예들에 따라 본 발명에 대해 상세하게 설명한다.
도 1(a) 내지 1(f)는 본 발명에 따른 트렌치 소자분리구조의 소자분리영역의 형성 공정을 나타낸 도면들이다. 도 1(a) 내지 1(f)를 참조하면, 반도체기판(1), 패드산화막(2)(제 1 절연막), 질화실리콘막(3)(내산화용 퇴적막), 오존-TEOS막(4)(제 2 절연막), 및 재산화막(5)이 도시된다.
도 1(a) 내지 1(f)에서, 재산화막(5)은 반도체기판(1)과 오존-TEOS막(4) 사이의 계면의 산화에 의해 형성된다. 그러나, 이것은 설명을 위한 목적일 뿐이고, 실제로는, 재산화막(5)과 오존-TEOS막(4)이 모두 산화막이므로 상기 막들 사이의 계면을 구별하기가 어렵다. 그러나, 단면의 SEM 관찰에 의하면 상기 계면이 반도체기판측으로 이동됨을 나타내며, 이는 재산화막(5)이 형성되었음을 나타낸다.
도 1(a)를 참조하면, 반도체기판(1)상에 제 1 절연막(패드산화막)(2)을 50∼300Å의 두께(0.25μm 프로세스에 있어서는 140Å 정도)로 형성하고, 상기 기판의 표면 전체에 내산화용 퇴적막으로서, 질화실리콘막(3)을 1000∼3000Å의 두께(0.25μm 프로세스에 있어서는 1600Å 정도)로 형성한다.
다음에, 마스크를 이용한 에칭공정의 이방성 에칭에 의해 질화실리콘막(3), 패드산화막(2) 및 반도체기판(1)을 가공하여 트렌치홈을 반도체기판(1)에 1000∼5000Å(0.25μm 프로세스에 있어서는 4000Å 정도)의 깊이로 형성함으로써, 트렌치소자분리영역을 형성한다.
다음에, 도 1(b)를 참조하면, 오존-TEOS 반응을 이용한 제 2 절연막(오존-TEOS막(4))을 트렌치홈에 3000∼10000Å(0.25μm 프로세스에 있어서는 7000Å 정도)의 두께로 형성한다. 제 2 절연막은, 예컨대 400℃의 온도, O2/O3=7.5SLM(100mg/m3), TEOS=2.2SLM(버블링 온도는 65℃)에서 형성될 수 있다. 오존-TEOS막(4)은 트렌치홈의 깊이보다 큰 두께를 갖는 것이 바람직하고, 더 바람직하게는 트렌치홈, 패드산화막(2) 및 질화실리콘막(3)의 전체 두께보다 더 두껍게 형성되는 것이다. 즉, 트렌치홈에 매립된 오존-TEOS막(4)의 표면이 적어도 반도체기판(1)의 표면위에 위치하도록 오존-TEOS막(4)이 형성됨이 바람직하다. (도 1(c)에서, 오존-TEOS막(4)의 표면은 질화실리콘막(3)의 표면보다 윗쪽에 위치하고 있다.)
여기서, 트렌치홈의 내부 표면이 실리콘과 질화실리콘으로 형성되는 경우에,오존-TEOS 절연막(4)은 하층 의존성이 없게 되고, 상기 오존-TEOS막(4)을 보이드의 발생없이 0.15μm 이상의 직경을 가진 트렌치홈에 매립할 수 있다.
다음에, 오존-TEOS막(4)은 열산화막의 에칭 속도의 2배 이하의 웨트 에칭 속도를 얻고 매립된 산화막(오존-TEOS막(4))의 계면 특성을 확보하도록 치밀화되기 위해 50∼1500Å의 두께(0.25μm 프로세스에 있어서는 1200Å 정도)로 열산화처리를 실행하여 오존-TEOS막(4) 아래에 재산화막(5)을 형성한다. 이 공정에서, 질화실리콘막(3)에 의해 패드산화막(2)하의 실리콘기판(1)의 산화를 방지할 수 있다.
이 열산화 처리는, 예컨대 드라이 산화 또는 발열산화 분위기에서 1050∼1150℃의 온도로 2∼50분간 실행된다. 재산화막(5)의 두께가 50Å보다 얇으면, 막수축 방지 효과가 불충분하다. 한편, 재산화막(5)의 두께가 1500Å보다 두꺼우면, 트랜지스터 특성이 열화된다.
상기 산화 처리는 오존-TEOS 반응에 의해 형성된 절연막에 발생된 막의 응력을 완화시킨다. 따라서, 트렌치 소자분리영역의 형성 공정후에 실행되는 열 산화 및 주입된 불순물 이온들의 열확산등의 열처리공정중에 반도체기판(1)의 결정 격자에 미끄럼 및 전이등의 결정 결함의 발생을 방지할 수 있다. 그 결과, 결정 결함을 통해 발생된 리크 전류에 의해 야기되는 소자 분리 효율의 저하를 방지할 수 있다.
다음에, 도 1(e)를 참조하면, CMP법에 의해 질화실리콘막(3)의 표면까지 연마함에 의해 표면을 평탄화한다. 마지막으로, 질화실리콘막(3)과 패드산화막(2)을 제거하여 트렌치 소자분리구조를 형성한다(도 1(f)).
표 1에 종래 기술과 본 발명에서의 오존-TEOS 절연막의 매립 특성과 막 응력을 비교한 결과를 나타낸다.
표 1
| 막 응력(dyne/cm2) | 어닐링후/재산화후(dyne/cm2) | 막수축율() | 보이드 | Si에서의라만 시프트량(cm-1) | 하층 의존성 | |
| 종래기술 | +2.0x109 | -3.0x109 | 9-10 | 약간 | +0.77 | 있음 |
| 본 발명 | +2.0x109 | -2.0x109 | 6-7 | 없음 | +0.02 | 없음 |
본 발명에서, 오존-TEOS 절연막은 하층 의존성이 없기 때문에 0.15μm 이하의 직경을 가진 미세 트렌치까지 보이드의 발생없이 매립될 수 있다. 종래 기술에서는, 트렌치홈이 0.40μm 이하의 직경을 갖게 되면, 트렌치 소자분리영역의 형성후에 실행되는 웨트 에칭 공정에 의해 매립된 절연막의 연결부에서 보이드가 발생된다.
또한, 종래 기술에서는, 표 1에 나타낸 바와같이, 오존-TEOS 절연막에서 약 9∼10정도의 막수축이 발생하여, 막응력은 2×109dyne/cm2의 스트레칭 응력으로부터 3×109dyne/cm2의 압축 응력까지 큰 변화를 일으키고 있다. 또한, 종래 기술에서는, 라만 분광법에 의해 실리콘기판의 응력을 평가하면, 큰 응력이 발생하고 있는 것을 보여준다.
한편, 본 발명에서는, 약 6∼7정도로 막수축율이 감소되고, 라만 분광법에 의해 실리콘기판에서 관찰된 라만 시프트량이 종래 기술의 0.77cm-1로부터 0.02 cm-1로 감소되어 있음으로써, 응력이 감소됨을 알 수 있다. 따라서, 트렌치 소자분리영역의 형성 공정후에 실행되는 열산화 및 주입된 불순물 이온들의 열확산등의 열처리공정중에 반도체기판의 결정격자에 미끄럼 및 전이등의 결정 결함의 발생을 방지할 수 있다. 그 결과, 결정 결함을 통해 발생되는 리크 전류에 의해 야기되는 소자 분리 효율의 저하를 방지할 수 있다.
상기한 바와같이, 트렌치홈에 오존-TEOS 반응을 이용하여 절연막을 매립함에 의해, 하층 의존성을 방지할 수 있고 미세 소자분리영역의 경우에도 양호한 매립 특성이 얻어질 수 있다.
또한, 막질을 개선하고 트렌치홈내의 산화막의 계면 특성을 확보하기 위해 열처리를 실행함으로써, 오존-TEOS 반응에 의해 형성된 매립된 절연막의 치밀화에 의한 막수축에 의해 반도체기판에 발생된 응력을 감소시킬 수 있다. 따라서, 트렌치 소자분리영역의 형성 공정후에 실행되는 열산화 및 주입된 불순물 이온들의 열확산등의 열처리공정중에 반도체기판의 결정 격자에 미끄럼 및 전이등의 결정 결함의 발생을 방지할 수 있다. 그 결과, 결정 결함을 통해 발생되는 리크 전류에 의해 야기되는 소자분리효율의 저하를 방지할 수 있다.
이상 본 발명이 첨부 도면들을 참조하여 실시예에 의해 설명되었지만, 당업자들에 의해 여러 가지로 변화 및 변경될 수 있을 것이다. 따라서, 이러한 변화 및 변경이 본 발명의 범위에서 벗어나지 않는 다면, 상기 변화 및 변경은 본 발명에 포함되는 것으로 간주된다.
Claims (6)
- 반도체기판에 제 1 절연막과 내산화용 퇴적막을 순차 형성하는 단계;상기 내산화용 퇴적막, 제 1 절연막 및 반도체기판을 이방성 에칭에 의해 순차 가공하여 상기 반도체기판에 트렌치홈을 형성하는 단계;트렌치홈에 매립되는 제 2 절연막의 두께가 트렌치홈의 깊이보다 크게 되도록 오존-TEOS 반응에 의해 트렌치홈에 제 2 절연막을 퇴적하는 단계;상기 제 2 절연막을 치밀화함과 동시에 제 2 절연막과 반도체기판 사이의 계면을 산화시키도록 전체 기판에 열처리를 실행하는 단계;상기 제 2 절연막의 표면 및 트렌치홈의 상부 표면을 평탄화하는 단계; 및상기 내산화용 퇴적막과 제 1 절연막을 제거하여 소자분리영역을 형성하는 단계를 포함하는, 소자분리영역의 형성 방법.
- 제 1 항에 있어서, 상기 반도체기판은 제 2 절연막과 반도체기판 사이의 계면의 산화에 의해 상기 계면으로부터 반도체기판으로 두께 50∼1500Å만큼 산화되는 소자분리영역의 형성 방법.
- 제 1 항에 있어서, 상기 제 2 절연막과 반도체기판 사이의 계면의 산화는 1050∼1150℃의 온도로 2∼50분간의 열처리에 의해 실행되는 소자분리영역의 형성 방법.
- 제 1 항에 있어서, 상기 제 2 절연막과 반도체기판 사이의 계면의 산화는 발열 산화 또는 드라이 산화에 의해 실행되는 소자분리영역의 형성 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 절연막은 산화실리콘막들인 소자분리영역의 형성 방법.
- 제 1 항에 있어서, 상기 내산화용 퇴적막은 질화실리콘막인 소자분리영역의 형성 방법.
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