KR970067542A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR970067542A
KR970067542A KR1019970009979A KR19970009979A KR970067542A KR 970067542 A KR970067542 A KR 970067542A KR 1019970009979 A KR1019970009979 A KR 1019970009979A KR 19970009979 A KR19970009979 A KR 19970009979A KR 970067542 A KR970067542 A KR 970067542A
Authority
KR
South Korea
Prior art keywords
oxide film
silicon oxide
manufacturing
semiconductor device
silicon
Prior art date
Application number
KR1019970009979A
Other languages
English (en)
Other versions
KR100272150B1 (ko
Inventor
히데미츠 에가와
Original Assignee
니시무로 타이조
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이조, 가부시키가이샤 도시바 filed Critical 니시무로 타이조
Publication of KR970067542A publication Critical patent/KR970067542A/ko
Application granted granted Critical
Publication of KR100272150B1 publication Critical patent/KR100272150B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

홈형의 소자분리영역에 팽창, 수축에 의한 왜곡이나 보이드를 발생시키는 것없이 고품질의 산화막을 매립하는 반도체장치의 제조방법을 제공한다.
기판에 홈부를 형성하고, Si과잉인 Si산화막 또는 이에 평형조성의 Si 산화막을 적충한 다층막을 매립한 후 열처리를 수행하여 과잉 Si의 산화에 의한 체적팽창과 평형조성의 Si산화막의 열처리에 의한 체적수축을 상살하는 것에 의해 홈부에 고품질의 산화막을 매립할 수 있다. 또한, 플라즈마 CVD에 의한 산화막의 홈부로의 퇴적공정에 있어서 바이어스에칭을 병용하는 것에 의해 보이드를 발생시키는 것없이 산화막을 홈부에 매립할 수 있다.

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 실리콘 과잉인 실리콘산화막의 조성비와, 1000℃에서의 체적변화율의 관계를 나타낸 도면.

Claims (8)

  1. 반도체기판에 홈부를 형성하는 공정과, 상기 홈부에 실리콘 과잉인 실리콘산화막을 퇴적하는 공정, 상기 홈부 이외의 상기 실리콘 과잉인 실리콘산화막을 제거하는 공정 및, 상기 실리콘 과잉인 실리콘산화막을 산화하는 환경에서 열처리하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 열처리공정을 거친 후의 실리콘 과잉인 실리콘산화막의 열처리공정에서의 체적변화율이 1% 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 실리콘 과잉인 실리콘산화막이 SiH4가스를 원료로 하는 CVD법에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 CVD법이 상기 반도체기판에 바이어스를 인가하고, 상기 실리콘 과잉인 실리콘산화막의 퇴적과 상기 바이어스에 의한 에칭을 교대로 또는 연속하여 수행하는 플라즈마 CVD법인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 반도체기판에 홈부를 형성하고, 이 홈부에 실리콘 과잉인 제1실리콘산화막을 퇴적하는 공정과, 이 제1실리콘산화막상에 실리콘이 평형상태인 제2실리콘산화막을 계속해서 퇴적하는 공정을 수행한 후, 또는 상기 제1 및 제2실리콘산화막을 퇴적하는 공정을 교대로 복수회 반복한 후, 상기 홈부 이외의 제1 및 제2실리콘산화막을 제거하고, 상기 홈부에 매립된 제1 및 제2실리콘산화막을 열처리하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 실리콘이 평형상태의 제2실리콘산화막이 수분을 포함(含水)하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 함수율(含水率)이 1% 미만인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제5항에 있어서, 상기 실리콘이 평형상태인 제2실리콘산화막이 거칠은 막질을 갖추고, 상기 열처리가 산소분위기 중에서 수행되는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970009979A 1996-03-25 1997-03-22 반도체장치의 제조방법 KR100272150B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8068333A JPH09260484A (ja) 1996-03-25 1996-03-25 半導体装置の製造方法
JP96-068333 1996-03-25

Publications (2)

Publication Number Publication Date
KR970067542A true KR970067542A (ko) 1997-10-13
KR100272150B1 KR100272150B1 (ko) 2001-01-15

Family

ID=13370817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970009979A KR100272150B1 (ko) 1996-03-25 1997-03-22 반도체장치의 제조방법

Country Status (6)

Country Link
US (1) US5897361A (ko)
EP (1) EP0798776B1 (ko)
JP (1) JPH09260484A (ko)
KR (1) KR100272150B1 (ko)
DE (1) DE69723493T2 (ko)
TW (1) TW334580B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11114510A (ja) * 1997-10-17 1999-04-27 Tadahiro Omi 温純水を用いた物品の洗浄方法
KR100253079B1 (ko) * 1997-12-01 2000-04-15 윤종용 반도체 장치의 트렌치 격리 형성 방법
JP3967440B2 (ja) 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100482740B1 (ko) * 1997-12-27 2005-08-17 주식회사 하이닉스반도체 반도체소자의소자분리용트렌치내에산화막을매립하는방법
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US6165854A (en) * 1998-05-04 2000-12-26 Texas Instruments - Acer Incorporated Method to form shallow trench isolation with an oxynitride buffer layer
US6599812B1 (en) * 1998-10-23 2003-07-29 Stmicroelectronics S.R.L. Manufacturing method for a thick oxide layer
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
KR100281192B1 (ko) * 1999-03-04 2001-01-15 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100420753B1 (ko) * 1999-03-17 2004-03-02 세미컨덕터300 게엠베하 운트 코 카게 반도체 웨이퍼 상의 갭 충진 방법
JP2001319968A (ja) 2000-05-10 2001-11-16 Nec Corp 半導体装置の製造方法
JP4285899B2 (ja) * 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
US6355539B1 (en) * 2001-05-07 2002-03-12 Macronix International Co., Ltd. Method for forming shallow trench isolation
US6426272B1 (en) * 2001-09-24 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to reduce STI HDP-CVD USG deposition induced defects
ITTO20011038A1 (it) * 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
JP2004128123A (ja) * 2002-10-01 2004-04-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4764155B2 (ja) * 2005-12-06 2011-08-31 株式会社東芝 絶縁膜形成方法、半導体装置の製造方法及びプログラム
JP2008010441A (ja) * 2006-06-27 2008-01-17 Toshiba Corp シリコン酸化膜の形成方法
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
JP2012216812A (ja) * 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置及びその製造方法
CN109326952B (zh) * 2017-07-31 2020-07-07 山东华光光电子股份有限公司 一种高电流密度、高散热系数的半导体激光器制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
JPS6469027A (en) * 1987-09-10 1989-03-15 Fujitsu Ltd Manufacture of semiconductor device
US5472904A (en) * 1994-03-02 1995-12-05 Micron Technology, Inc. Thermal trench isolation
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches

Also Published As

Publication number Publication date
EP0798776A2 (en) 1997-10-01
DE69723493T2 (de) 2004-05-27
EP0798776B1 (en) 2003-07-16
JPH09260484A (ja) 1997-10-03
EP0798776A3 (en) 1997-11-26
DE69723493D1 (de) 2003-08-21
US5897361A (en) 1999-04-27
KR100272150B1 (ko) 2001-01-15
TW334580B (en) 1998-06-21

Similar Documents

Publication Publication Date Title
KR970067542A (ko) 반도체장치의 제조방법
KR950004449A (ko) 반도체 실리콘 웨이퍼 및 그 제조방법
KR970030652A (ko) 소자분리반도체기판 및 그 제조방법
KR920007116A (ko) 내층 절연막 형성방법
KR890011081A (ko) 집적회로 제조방법
KR970018176A (ko) 반도체 장치 제조 방법
KR950021138A (ko) 반도체 장치의 제조 방법
KR920005271A (ko) 반도체장치의 제조방법
KR970053902A (ko) 공정시간 단축형 반도체 제조방법
KR100309125B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR960008903B1 (ko) 반도체 기판상의 유전체막 형성방법
KR910019118A (ko) 반도체 웨이퍼 상에 규화 티타늄을 형성시키는 공정 집적시스템
KR980006070A (ko) 반도체 장치의 소자 분리막 형성방법
KR950015557A (ko) 폴리실리콘막 제조방법
KR960039194A (ko) 평탄화 절연막 형성방법
KR960002472A (ko) 화학기상증착법에 의한 산화막 형성방법
KR920005351A (ko) 반도체 장치의 소자분리방법
KR970052858A (ko) 반도체 소자의 산화막 형성방법
KR930003327A (ko) 게이트 산화막 제조방법
KR930020601A (ko) 폴리실리콘 패턴형성시 생성되는 폴리머 제거방법
KR970052107A (ko) 반도체 장치의 제조 방법
KR930014778A (ko) 반도체 장치의 소자분리방법
KR970023989A (ko) 반도체소자의 소자분리절연막 형성방법
KR970053064A (ko) 반도체소자의 고유전체 게이트산화막 형성방법
KR940001346A (ko) 반도체 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100730

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee