KR970030652A - 소자분리반도체기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체기판의 소정의 장소에 선택적으로 도랑부를 형성하고, 이 도랑내에 유기실리콘을 원료로 한 산화막을 매립산화막으로서 매립한 매립소와 분리기판이고, 이 매립산화막은 반도체기판의 평탄화전 또는 후에 1100∼1350℃의 범위내의 소정 온도에서 열처리되어 패립산화막중의 5원환 이상의 환구조와 4원환 이하의 환구조가 소정의 비율이도록 구성되어 있는 것을 특징으로 하는 샤로우·트랜치분리(STI)구조를 갖춘 반도체기판 및 그 제조방법이다. 상기의 열처리에 의해 트랜치내에 매립된 사화막의 응력을 완화하고 전위 등의 발생을 억제한다.

Description

소자분리반도체기판 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 3a∼3e는 본 발명의 제 1실시예에 따른 MOS집적회로용 미립소자분리반도체기판의 제조공정을 나타내는 도면.

Claims (23)

  1. 반도체기판의 윗쪽 표면상에 형성된 소자분리영역과, 이 소자분리영역에 의해 둘러싸인 장치영역을 갖춘 반도체기판에 있어서, 상기 소자분리영역은: 상기 반도체기판중에 형성된 도랑부와; 이 도랑부의 내부에 형성되고, 유기실리콘계 CVD법과, 도포글라스의 도포법, 또는 양극산화법중 어느 하나의 방법에 의해 형성되고, 1100∼1350℃의 온도에서 열처리된 산화막에 의해 구성된 매립산화막(71)을 구비하여 구성된 것을 특징으로 하는 소자 분리반도체 기판.
  2. 제 1항에 있어서, 상기 도랑부의 깊이(d)와, 상기 도랑부의 개로부의 폭(11)의 칫수는 비로 정의되는 어스펙트비(d/11)가 10이하인 것을 특징으로 하는 소자분리반도체기판.
  3. 제 1항에 있어서, 상기 도랑부의 개로부의 폭(11)을 최소 스페이스폭으로 하고, 상기 소자형성영역의 폭(12)을 최소라인폭으로 하며, 이 11과 12의 비(11/12)가 1.5이하의 라인·앤드·스페이스의 반복패턴이 상기 기판의 표면에 형성되어 있는 것을 특징으로 하는 소자분리반도체기판.
  4. 반도체기판의 윗쪽 표면상에 형성된 소자분리영역과, 이 소자분리영역에 의해 둘러싸인 장치영역을 갖춘 반도체기판에 있어서, 상기 소자분리영역은; 상기 반도체기판중에 형성된 도랑부와; 이 도랑부의 내부에 형성되고, 5원환 이상의 환구조 및 4원환 이하의 환구조를 각각 소정의 비율로 포함하는 비정질실리콘 산화막인 매립산화막(71)을 구비하여 구성된 것을 특징으로 하는 소자분리반도체기판.
  5. 제 4항에 있어서, 상기 환구조의 소정의 비율은 상기 각 환구조에 대응하는 라만쉬프트의 적분강도의 전체의 적분강도에 대한 비율로 결정되고 5원환 이상이 실질적으로 전체의 85% 이상과, 4원환 이하가 실질적으로 전체의 15% 이하인 조건중 어느 한쪽, 또는 양쪽을 만족하는 구성인 것을 특징으로 하는 소자분리반도체기판.
  6. 제 4항에 있어서, 상기 매립산화막은 유기실리콘계 CVD법과, 도포글라스의 도포법, 또는 양극산화법중 어느 하나의 방법에 의해 형성되고, 1000∼1350℃ 정도에서 열처리된 산화막에 의해 구성되어 있는 것을 특징으로 하는 소자분리반도체기판.
  7. 제 4항에 있어서, 상기 도랑부의 깊이(d)와, 상기 도랑부의 개로부의 폭(11)의 칫수의 비로 정의되는 어스펙트비(d/11)가 10 이하인 것을 특징으로 하는 소자분리반도체기판.
  8. 제 4항에 있어서, 상기 도랑부의 개로부의 폭(11)을 최소 스페이스폭으로 하고, 상기 소자형성영역의 폭(12)을 최소라인폭으로 하며, 이 11과 12의 비(11/12)가 1.5이하인 라인·스페이스의 반복패턴이 상기 기판의 표면에 형성되어 있는 것을 특징으로 하는 소자분리반도체기판.
  9. 매립소자분리반도체기판을 갖춘 반도체기판의 제조방법에 있어서, 반도체기판의 표면의 일부에 복수의 도랑부를 형성하는 제 1공정과; 상기 도랑부에 유기실리콘계 CVD법에 의해 산화막을 매립하는 제 2공정 및; 상기 산화막을 기판온도 1100℃ ∼1350℃ 정도에서 열처리하는 제 3공정을 구비하여 구성된 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  10. 제 9항에 있어서, 사이 제 2공정에 있어서의 유기실리콘계 CVD법은 상압 CVD법과, 감압CVD법, 플라즈마CVD법, 광CVD법, 및 액상CVD법 중 어느 하나인 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  11. 제 9항에 있어서, 상기 제 3공정에 있어서의 열처리는 H2 등의 환원성가스와 He, Ne, Ar, Kr, Xe 등의 불활성가스와, 02, N2, HCl, CO 및 CO2 중 어느 하나, 또는 이들 중에서 선택된 2종류 이상의 가스로 이루어지는 혼합가스 중에서 행해지는 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  12. 제 9항에 있어서, 상기 제 2공정은 도랑부보다도 두껍게 산화막을 퇴적하고, 그 후 상기 반도체기판의 표면이 실질적으로 노출하기까지 표면을 평탄화하는 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  13. 제 9항에 있어서, 상기 제 2공정은 도랑부보다도 두껍게 산화막을 퇴적하는 공정이고, 상기 제 3공정의 후에 상기 반도체기판의 표면이 실질적으로 노출하기까지 표면을 평탄화 하는 제 4공정을 더 포함하는 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  14. 제 9항에 있어서, 상기 제 1공정은 깊이(d)와 개로부의 폭(11)의 칫수의 비로 정의되는 어스펙트비(d/11)가 10이하인 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  15. 제 9항에 있어서, 상기 제 1공정은 도랑부의 폭(11)을 최소 스페이스폭으로 하고, 도랑부와 도랑부간의 폭(12)을 최소 라인폭으로 한 라인·앤드·스페이스의 반복패턴으로 되는 도랑부를 형성하는 공정이고, 이 11과 12의 비(11/12)가 1.5이하인 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  16. 매립소자분리반도체기판을 갖춘 반도체기판의 제조방법에 있어서, 제 1반도체기판의 제 1주표면에 직접 접합용 산화막을 유기실리콘계 CVD법에 의해 형성하고, 기판온도 1100℃∼1350℃에 있어서 제 1열처리를 행한 후, 상기 제 1반도기판의 제 1주표면상의 직접접합용 산화막을 평탄화 하는 제 1공정, 또는 이 제 1반도체기판의 제 1주표면상의 직접접합용 산화막을 평탄화 후, 기판온도 1100℃∼1350℃에 있어서 제 1열처리를 행하는 제 1공정과; 상기 직접접합용 산화막을 매개로 상기 제 1반도체기판과, 이 제 1반도체기판과는 다른 제 2반도체기판을 직접접합하고, 상기 반도체기판을 소정의 두께로 조정하는 제 2공정; 상기 제 2반도체기판에 대향하지 않는 쪽에 위치하는 상기 제 1반도체기판의 제 2주표면의 일부에 복수의 도랑부를 형성하는 제 3공정; 이 제 3공정에서 형성한 도랑부에 유기실리콘계 CVD법에 의해 매립산화막을 형성하는 제 4공정 및; 상기 매립산화막에 대해 기판온도 1100℃∼1350℃에 있어서 제 2열처리를 행하는 제 5공정을 구비하여 구성된 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  17. 제 16항에 있어서, 상기 제 1 및 제 4공정에 있어서의 유기실리콘계 CVD법은 상압 CVD법, 감압 CVD법, 플라즈마 CVD법, 광 CVD법, 및 액상 CVD법 중 어느 하나인 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  18. 제 16항에 있어서, 사이 제 1 및 제 2열처리는 H2 등의 환원성가스와, He, Ne, Ar, Kr, Xe 등의 불활성가스, O2, N2, HCl, CO 및 CO2 중 어느 하나, 또는 이들 중에서 선택된 2종류 이상의 가스로 이루어지는 혼합가스중에서 행해지는 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  19. 제 16항에 있어서, 상기 제 4공정은 도랑부보다도 두껍게 산화막을 퇴적하고, 그 후 상기, 제 1반도체기판의 제 2주표면이 실질적으로 노출하기까지 표면을 평탄화하는 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  20. 제 16항에 있어서, 상기 제 4공정은 도랑부보다도 두껍게 산화막을 퇴적하는 공정이고, 상기 제 5공정의 후에 상기 제 1반도체기판의 제 2표면이 실질적으로 노출하기까지 표면을 평탄화하는 제 6공정을 더 포함하는 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  21. 제 16항에 있어서, 상기 제 3공정은 깊이(d)와, 개로부의 폭(11)의 칫수의 비로 정의되는 어스펙트비(d/11)가 10이하인 도랑부를 형성하는 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  22. 제 16항에 있어서, 상기 제 3공정은 도랑부의 폭(11)을 최소 스페이스폭으로하고, 도랑부와 도랑부간의 폭(12)을 최소 라인폭으로 한 라인·앤드·스페이스의 반복패턴으로 되는 도랑부를 형성하는 공정이고, 이 11과 12의 비(11/12)가 1.5이하인 것을 특징으로 하는 소자분리반도체기판의 제조방법.
  23. 매립소자분리반도체기판을 갖춘 반도체기판의 제조방법에 있어서, 제 1반도체기판의 제 1주표면의 일부에 복수의 도랑부를 형성하는 제 1공정과; 제 1반도체기판의 상기 제 1주표면에 직접접합용 산화막을 유기실리콘계 CVD법에 의해 형성하고 기판온도 1100℃∼1350℃에 있어서의 열처리를 행한 후에 제 1반도체기판의 제 1주표면상의 직접접합용 산화막을 평탄화 하는 제 2공정, 또는 상기 제 1반도체기판의 제 1주표면상의 상기 직접접합용 산화막을 평탄화 후, 기판온도 1100℃∼1350℃에 있어서의 열처리를 행하는 제 2공정 및; 상기 직접접합용 산화막을 매개로 상기 제 1반도체기판과 이 제 1반도체기판은 다른 제 2반도체기판을 직접 접합하고, 그 후 상기 제 1반도체기판의 두께를 상기 직접접합용 산화막의 일부가 노출하기까지 얇게 하고, 상기 직접접합용 산화막으로 애워싼 소자형성영역을 형성하는 제 3공정을 구비하는 것을 특징으로 하는 소자분리반도체기판의 제조방법.
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