JP2669724B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2669724B2 JP2669724B2 JP3480391A JP3480391A JP2669724B2 JP 2669724 B2 JP2669724 B2 JP 2669724B2 JP 3480391 A JP3480391 A JP 3480391A JP 3480391 A JP3480391 A JP 3480391A JP 2669724 B2 JP2669724 B2 JP 2669724B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- layer
- sio
- melting
- poly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。さらに詳しくは、トレンチを設けた素子分
離領域の形成方法に関し、特にこの方法はサブミクロン
デバイスの製造に用いられる。
法に関する。さらに詳しくは、トレンチを設けた素子分
離領域の形成方法に関し、特にこの方法はサブミクロン
デバイスの製造に用いられる。
【０００２】
【従来の技術】従来、素子分離領域は、ＬＯＣＯＳ法に
よって作製されてきたが、バーズビーク（鳥の口ばし状
の素子分離領域の突起物）が発生する為、素子分離幅を
１μｍ以下にするのが困難である。したがって最近では
基板表面にトレンチを形成した後、そのトレンチ内を、
ＣＶＤ法により絶縁膜で埋込むボックス法が用いられて
いる。
よって作製されてきたが、バーズビーク（鳥の口ばし状
の素子分離領域の突起物）が発生する為、素子分離幅を
１μｍ以下にするのが困難である。したがって最近では
基板表面にトレンチを形成した後、そのトレンチ内を、
ＣＶＤ法により絶縁膜で埋込むボックス法が用いられて
いる。
【０００３】
【発明が解決しようとする課題】上記ボックス法は、ト
レンチ内を絶縁膜で埋込む場合、特にトレンチの開口幅
が小さくアスペクト比が大きいと、トレンチ内を均一に
埋込むことができない。また絶縁物のエッチバック工程
においては、乾式エッチング法が多く使われるが、エッ
チバックの均一性や選択性が十分でないという問題があ
る。また、湿式エッチング法を用いた場合には、エッチ
バックした後、トレンチの側壁部で段差を生じる欠点が
ある。この発明は、上記欠点を解決するためになされた
ものであり、トレンチ内を含む領域に積層された絶縁物
が、トレンチ内にのみ充満して埋設され、均一性よく平
坦な表面にすることができる半導体装置の製造方法を提
供しようとするものである。
レンチ内を絶縁膜で埋込む場合、特にトレンチの開口幅
が小さくアスペクト比が大きいと、トレンチ内を均一に
埋込むことができない。また絶縁物のエッチバック工程
においては、乾式エッチング法が多く使われるが、エッ
チバックの均一性や選択性が十分でないという問題があ
る。また、湿式エッチング法を用いた場合には、エッチ
バックした後、トレンチの側壁部で段差を生じる欠点が
ある。この発明は、上記欠点を解決するためになされた
ものであり、トレンチ内を含む領域に積層された絶縁物
が、トレンチ内にのみ充満して埋設され、均一性よく平
坦な表面にすることができる半導体装置の製造方法を提
供しようとするものである。
【０００４】
【課題を解決するための手段と作用】上記課題を解決す
るために、この発明は、（ａ）複数のトレンチを有する
シリコン基板の表面を酸化してＳｉＯ２層を形成させ、
次いでポリ−Ｓｉ層を堆積させた後、特に開口幅の小さ
いアスペクト比の高いトレンチには、底部にポリ−Ｓｉ
層が残るようにエッチバックし、（ｂ）少なくともトレ
ンチ内が埋設されるように非溶融性のＳｉＯ２膜を形成
後、良溶融性のガラス層を積層し、（ｃ）高温アニール
を行って上記積層を平坦化し、次いでシリコン基板が露
出するまで、湿式エッチングによってエッチバックし、
（ｄ）（ｂ）及び（ｃ）の工程を少なくとも１回以上繰
返してトレンチ内を非溶融性のＳｉＯ２で平坦に埋込む
ことからなる半導体装置の製造方法を提供するものであ
る。
るために、この発明は、（ａ）複数のトレンチを有する
シリコン基板の表面を酸化してＳｉＯ２層を形成させ、
次いでポリ−Ｓｉ層を堆積させた後、特に開口幅の小さ
いアスペクト比の高いトレンチには、底部にポリ−Ｓｉ
層が残るようにエッチバックし、（ｂ）少なくともトレ
ンチ内が埋設されるように非溶融性のＳｉＯ２膜を形成
後、良溶融性のガラス層を積層し、（ｃ）高温アニール
を行って上記積層を平坦化し、次いでシリコン基板が露
出するまで、湿式エッチングによってエッチバックし、
（ｄ）（ｂ）及び（ｃ）の工程を少なくとも１回以上繰
返してトレンチ内を非溶融性のＳｉＯ２で平坦に埋込む
ことからなる半導体装置の製造方法を提供するものであ
る。
【０００５】この発明の方法では、複数のトレンチを有
するシリコン基板が用いられるが、このトレンチは通常
０.５〜１.０μｍの深さと０.５〜１０μｍの幅の横断
面を有する。この発明の方法において、（ａ）工程で、
まず上記のシリコン基板の表面に通常の方法、例えば熱
酸化によりＳｉＯ2膜を形成させ、その上に例えば減圧
ＣＶＤ法によってポリーＳｉ層を堆積させる。次に例え
ばＳＦ6プラズマを用いるＲＩＥ法（反応性イオンエッ
チング法）でエッチバックして、ポリーＳｉ層を除く
が、微細でアスペクト比の高いトレンチ（例えば幅が
０.５μｍで深さが１.０μｍ）の場合は、ポリーＳｉ層
のトレンチ内に残してアスペクト比の低いトレンチ（例
えば幅が０.５μｍで深さが０.５μｍ）とする。
するシリコン基板が用いられるが、このトレンチは通常
０.５〜１.０μｍの深さと０.５〜１０μｍの幅の横断
面を有する。この発明の方法において、（ａ）工程で、
まず上記のシリコン基板の表面に通常の方法、例えば熱
酸化によりＳｉＯ2膜を形成させ、その上に例えば減圧
ＣＶＤ法によってポリーＳｉ層を堆積させる。次に例え
ばＳＦ6プラズマを用いるＲＩＥ法（反応性イオンエッ
チング法）でエッチバックして、ポリーＳｉ層を除く
が、微細でアスペクト比の高いトレンチ（例えば幅が
０.５μｍで深さが１.０μｍ）の場合は、ポリーＳｉ層
のトレンチ内に残してアスペクト比の低いトレンチ（例
えば幅が０.５μｍで深さが０.５μｍ）とする。
【０００６】次に（ｂ）工程で、少なくともトレンチ内
が埋設されるように非溶融性ＳｉＯ 2膜を例えばＣＶＤ
法で堆積させ、次いでその上に良溶融性ガラス層を例え
ばＣＶＤ法で堆積させる。上記良溶融性ガラス層は、ト
レンチ内に先に堆積された非溶融性ＳｉＯ2膜の凹部を
平坦化するためのもので例えばＢＰＳＧ（ホウ素リンケ
イ酸ガラス）、ＢＳＧ（ホウ素ケイ酸ガラス）、ＰＳＧ
（リンケイ酸ガラス）などが用いられる。
が埋設されるように非溶融性ＳｉＯ 2膜を例えばＣＶＤ
法で堆積させ、次いでその上に良溶融性ガラス層を例え
ばＣＶＤ法で堆積させる。上記良溶融性ガラス層は、ト
レンチ内に先に堆積された非溶融性ＳｉＯ2膜の凹部を
平坦化するためのもので例えばＢＰＳＧ（ホウ素リンケ
イ酸ガラス）、ＢＳＧ（ホウ素ケイ酸ガラス）、ＰＳＧ
（リンケイ酸ガラス）などが用いられる。
【０００７】次に（ｃ）工程で良溶融性ガラス膜の軟化
点（通常６００〜９００℃）より高い温度、７００〜１
２００℃で高温アニールを行って上記積層表面を平坦化
し、次いでＳｉ基板が露出するまでエッチバックする。
このエッチバックは、湿式法である、例えば緩衝フッ酸
（ＢＨＦ）、フッ酸（ＨＦ）希釈液等を用いる方法を用
いることにより、被エッチング材のエッチングレートの
差を有効に活用することができ、サイズの異なる溝に応
じて、平坦な膜を形成することができる。
点（通常６００〜９００℃）より高い温度、７００〜１
２００℃で高温アニールを行って上記積層表面を平坦化
し、次いでＳｉ基板が露出するまでエッチバックする。
このエッチバックは、湿式法である、例えば緩衝フッ酸
（ＢＨＦ）、フッ酸（ＨＦ）希釈液等を用いる方法を用
いることにより、被エッチング材のエッチングレートの
差を有効に活用することができ、サイズの異なる溝に応
じて、平坦な膜を形成することができる。
【０００８】次に（ｄ）工程で上記の（ｂ）と（ｃ）工
程を少なくとも１回以上繰返してトレンチ内が非溶融性
のＳｉＯ2で平坦に埋込まれる。このようにして埋設さ
れたトレンチは素子分離領域を構成し、この素子分離領
域で区画された領域内に素子を形成することによって半
導体装置を作製することができる。
程を少なくとも１回以上繰返してトレンチ内が非溶融性
のＳｉＯ2で平坦に埋込まれる。このようにして埋設さ
れたトレンチは素子分離領域を構成し、この素子分離領
域で区画された領域内に素子を形成することによって半
導体装置を作製することができる。
【０００９】
【実施例】この発明を、実施例により図面を参照して説
明するがこの発明を限定するものではない。
明するがこの発明を限定するものではない。
【００１０】図１（ａ）〜（ｆ）と図２（ａ）〜（ｆ）
は本願発明の方法の工程の説明図であるが、前者はトレ
ンチの開口部の幅が微細でアスペクト比が高い場合、後
者は開口部の幅が大でアスペクト比が低い場合である。
は本願発明の方法の工程の説明図であるが、前者はトレ
ンチの開口部の幅が微細でアスペクト比が高い場合、後
者は開口部の幅が大でアスペクト比が低い場合である。
【００１１】まずＳｉ基板１に複数のトレンチを形成し
（図１のトレンチ１は幅０.５μｍ深さ１.０μｍ、図２
のトレンチは幅３.０μｍ深さ１.０μｍ）、次に酸化法
によって全表面にＳｉＯ2膜（約５００Å厚）２を形成
させ、次いでＣＶＤ法でポリーＳｉ３を堆積させる（約
６０００Å厚）（図１（ａ）と図２（ａ）参照）。
（図１のトレンチ１は幅０.５μｍ深さ１.０μｍ、図２
のトレンチは幅３.０μｍ深さ１.０μｍ）、次に酸化法
によって全表面にＳｉＯ2膜（約５００Å厚）２を形成
させ、次いでＣＶＤ法でポリーＳｉ３を堆積させる（約
６０００Å厚）（図１（ａ）と図２（ａ）参照）。
【００１２】次に、ＲＩＥ法でエッチバックしてポリー
Ｓｉ層３を除くが、開口部の幅が小さくアスペクト比が
高い場合は、図１（ｂ）に示すようにポリーＳｉ層３を
残して（３０００〜６０００Å厚）アスペクト比を約１
程度に低下させる。（図１（ｂ）と図２（ｂ）参照）。
この場合アスペクト比が小さい（例えば図２の様なトレ
ンチ）では、トレンチ内にポリーＳｉを残す必要はな
い。
Ｓｉ層３を除くが、開口部の幅が小さくアスペクト比が
高い場合は、図１（ｂ）に示すようにポリーＳｉ層３を
残して（３０００〜６０００Å厚）アスペクト比を約１
程度に低下させる。（図１（ｂ）と図２（ｂ）参照）。
この場合アスペクト比が小さい（例えば図２の様なトレ
ンチ）では、トレンチ内にポリーＳｉを残す必要はな
い。
【００１３】次に非溶融性ガラスＣＶＤＳｉＯ2 ４を
約６０００Åの厚さでさらに良溶融性のガラスＢＰＳＧ
５を約６０００Åの厚さで積層し９００〜１０００℃
の高温アニールに付して積層面を平坦化する（図１
（ｃ）と図２（ｃ）参照）。
約６０００Åの厚さでさらに良溶融性のガラスＢＰＳＧ
５を約６０００Åの厚さで積層し９００〜１０００℃
の高温アニールに付して積層面を平坦化する（図１
（ｃ）と図２（ｃ）参照）。
【００１４】次に、ＢＨＦ法でＳｉ基板 １が露出する
までエッチバックする（図１（ｄ）と図２（ｄ）参
照）。この場合トレンチの開口の幅が広い場合は図２
（ｄ）に示すようにトレンチ内に段差が生じる。
までエッチバックする（図１（ｄ）と図２（ｄ）参
照）。この場合トレンチの開口の幅が広い場合は図２
（ｄ）に示すようにトレンチ内に段差が生じる。
【００１５】次に（ｃ）と（ｄ）の工程を少なくとも１
回繰返してトレンチ内を均一により平坦に非溶接性ガラ
スで埋め込み、素子分離領域を完成する（図１（ｅ）〜
（ｆ）と図２（ｅ）と（ｆ）を参照）。
回繰返してトレンチ内を均一により平坦に非溶接性ガラ
スで埋め込み、素子分離領域を完成する（図１（ｅ）〜
（ｆ）と図２（ｅ）と（ｆ）を参照）。
【００１６】
【発明の効果】この発明によれば、アスペクト比が高い
微細なトレンチから比較的幅の広いアスペクト比の低い
トレンチまで、パターン密度に関係なく非溶融性ガラス
で均一に埋めこむことができる。したがって特に高集積
度の半導体装置を製造するのに適している。
微細なトレンチから比較的幅の広いアスペクト比の低い
トレンチまで、パターン密度に関係なく非溶融性ガラス
で均一に埋めこむことができる。したがって特に高集積
度の半導体装置を製造するのに適している。
【図１】図１（ａ）〜（ｆ）は開口の幅の微細なトレン
チをこの発明の方法で埋込む場合の工程説明図である。
チをこの発明の方法で埋込む場合の工程説明図である。
【図２】図２（ａ）〜（ｆ）は開口の幅が広いトレンチ
をこの発明の方法で埋込む場合の工程説明図である。
をこの発明の方法で埋込む場合の工程説明図である。
１ Ｓｉ基板 ２ ＳｉＯ2膜 ３ ポリーＳｉ層 ４ 非溶融性ガラス層 ５ 良溶融性ガラス層
Claims (1)
- 【請求項１】 （ａ）複数のトレンチを有するシリコン
基板の表面を酸化してＳｉＯ２層を形成させ、次いでポ
リ−Ｓｉ層を堆積させた後、特に開口幅の小さいアスペ
クト比の高いトレンチには、底部にポリ−Ｓｉ層が残る
ようにエッチバックし、 （ｂ）少なくともトレンチ内が埋設されるように非溶融
性のＳｉＯ２膜を形成後、良溶融性のガラス層を積層
し、 （ｃ）高温アニールを行って上記積層を平坦化し、次い
でシリコン基板が露出するまで、湿式エッチングによっ
てエッチバックし、 （ｄ）（ｂ）及び（ｃ）の工程を少なくとも１回以上繰
返してトレンチ内を非溶融性のＳｉＯ２で平坦に埋込む
ことからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3480391A JP2669724B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3480391A JP2669724B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273462A JPH04273462A (ja) | 1992-09-29 |
| JP2669724B2 true JP2669724B2 (ja) | 1997-10-29 |
Family
ID=12424391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3480391A Expired - Fee Related JP2669724B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669724B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919260B1 (en) | 1995-11-21 | 2005-07-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate having shallow trench isolation |
| TW389999B (en) * | 1995-11-21 | 2000-05-11 | Toshiba Corp | Substrate having shallow trench isolation and method of manufacturing the same |
| JP4699692B2 (ja) * | 2003-12-26 | 2011-06-15 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
-
1991
- 1991-02-28 JP JP3480391A patent/JP2669724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04273462A (ja) | 1992-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954459A (en) | Method of planarization of topologies in integrated circuit structures | |
| US6174785B1 (en) | Method of forming trench isolation region for semiconductor device | |
| EP0258311B1 (en) | Process for forming isolation trenches in a semiconductor substrate | |
| US4604162A (en) | Formation and planarization of silicon-on-insulator structures | |
| US5084408A (en) | Method of making complete dielectric isolation structure in semiconductor integrated circuit | |
| US4663832A (en) | Method for improving the planarity and passivation in a semiconductor isolation trench arrangement | |
| US6251734B1 (en) | Method for fabricating trench isolation and trench substrate contact | |
| JPS62269335A (ja) | 半導体デバイスの製造方法 | |
| JPS62105445A (ja) | 半導体デバイス構造の形成方法 | |
| JPH0217637A (ja) | 高度に平面化された集積回路構造を作るための方法 | |
| JPH05206262A (ja) | トレンチ構造の作製方法 | |
| US6316331B1 (en) | Method of making dishing-free insulator in trench isolation | |
| JPS631753B2 (ja) | ||
| JP2720785B2 (ja) | 半導体装置の製造方法 | |
| JP2669724B2 (ja) | 半導体装置の製造方法 | |
| JP2815255B2 (ja) | 半導体装置の製造方法 | |
| JPS5965446A (ja) | 半導体装置の製造方法 | |
| JPH05849B2 (ja) | ||
| JP2688090B2 (ja) | 半導体装置の製造方法 | |
| JPH1126571A (ja) | 半導体装置の製造方法 | |
| JP2661770B2 (ja) | 半導体装置の製造方法 | |
| JPS60161632A (ja) | 半導体装置及びその製造方法 | |
| JPS63299361A (ja) | 半導体装置の製造方法 | |
| JP2692918B2 (ja) | 半導体装置の製造方法 | |
| JPS60124839A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |